[实用新型]一种时钟信号控制系统

说明书

本实用新型涉及一种时钟信号控制系统，包括：FPGA芯片、无源信号产生模块、上拉电阻、产生有源时钟信号的有源信号产生模块和驱动该无源信号产生模块产生无源时钟信号的PHY芯片；该FPGA芯片通过PHY信号管脚与PHY芯片连接，通过第一参考时钟信号输入管脚分别并联该上拉电阻、无源信号产生模块和有源信号产生模块；该上拉电阻的一端与第一参考时钟信号输入管脚连接，另一端与电压输出端连接，以上拉该无源时钟信号的电平。能够通过上拉电阻上拉时钟信号的电平保证FPGA芯片识别到振幅较高的时钟信号，以及，将有源晶振作为在工作环境不稳定时启用的备用参考时钟来保证FPGA芯片始终能识别到稳定的参考时钟。

技术领域

本实用新型涉及电路设计技术领域，具体涉及一种时钟信号控制系统。

背景技术

目前，接收卡中的FPGA芯片接收时钟信号时，通常是令该FPGA芯片与百兆网口对应的PHY芯片共用一个无源晶振，并且，由无源晶振将(无源)时钟信号传输到百兆网口对应的PHY芯片，再由PHY芯片传输至FPGA芯片。但是，通过上述方法，在程序调试过程中，通常会出现FPGA芯片接收不到参考时钟的情况。其主要原因是无源晶振被PHY芯片驱动后，产生的时钟信号(传输至FPGA芯片的时钟信号)振幅太低，FPGA芯片无法识别到参考时钟也不能保证能识别到稳定的参考时钟。因此本领域人员亟需寻找一种新的方案来解决上述的问题。

实用新型内容

本实用新型的目的在于针对现有技术的不足而提供一种时钟信号控制系统。本实用新型的目的可以通过如下所述技术方案来实现。

本实用新型提供一种时钟信号控制系统，包括：

FPGA芯片、无源信号产生模块、上拉电阻、产生有源时钟信号的有源信号产生模块和驱动所述无源信号产生模块产生无源时钟信号的PHY芯片；

所述FPGA芯片通过PHY信号管脚与PHY芯片连接，通过第一参考时钟信号输入管脚分别并联所述上拉电阻、无源信号产生模块和有源信号产生模块；

所述上拉电阻的一端与所述第一参考时钟信号输入管脚连接，另一端与电压输出端连接，以上拉所述无源时钟信号的电平。

可选的，所述无源信号产生模块包括：第一电阻和在所述PHY芯片的驱动下产生无源时钟信号的无源晶振，所述有源信号产生模块包括：第二电阻和产生有源时钟信号的有源晶振；

所述第一电阻的一端与所述第一参考时钟信号输入管脚连接，另一端通过所述FPGA芯片的第二时钟参考管脚与所述无源晶振串联；

所述第二电阻的一端与所述第一参考时钟信号输入管脚连接，另一端与所述有源晶振的有源时钟信号输出管脚串联。

可选的，所述第一电阻的大小为22Ω，选择所述无源晶振产生的无源时钟信号是否接入所述FPGA芯片中；

所述第二电阻的大小为0Ω，选择所述有源晶振产生的有源时钟信号是否接入所述PFGA芯片中。

可选的，所述有源晶振的频率大小为25MHZ。

可选的，所述FPGA芯片中包括：对所述有源时钟信号或无源时钟信号进行倍频的锁相环电路和对所述有源时钟信号或无源时钟信号进行对齐的时钟树单元；

所述锁相环电路的输入端与所述第一参考时钟输入管脚连接，输出端与所述时钟树单元的输入端连接。

可选的，所述电压输出端为3.3V的电源电压。

可选的，所述FPGA芯片中还包括：接收所述有源时钟信号或无源时钟信号的时钟信号处理模块，所述时钟信号处理模块的输入端与所述第一参考时钟输入管脚连接。

可选的，所述FPGA芯片中还包括：接收并存储所述PHY芯片传输至FPGA 芯片的视频数据处理参数的flash存储模块；