[实用新型]一种芯片使能电路

权利要求书

1.一种芯片使能电路，其特征在于，包括：

预调节单元，所述预调节单元包括预调整器；

处理单元，所述处理单元电连接于所述预调节单元，所述处理单元包括锁存器；

执行单元，所述执行单元电连接于所述预调节单元和所述处理单元之间。

2.根据权利要求1所述的一种芯片使能电路，其特征在于，所述预调整器的一端连接于电压输入端，所述预调整器的另一端接地，所述预调整器的第一输入端连接于EN PIN信号端，所述预调整器的第二输入端连接于所述锁存器的输出端，所述预调整器的输出端连接于所述锁存器的第一输入端。

3.根据权利要求2所述的一种芯片使能电路，其特征在于，所述处理单元还包括判断模块，所述判断模块的第一输入端连接于所述EN PIN信号端，所述判断模块的第二输入端连接于所述预调整器的输出端，所述判断模块的输出端连接于所述锁存器的第二输入端。

4.根据权利要求3所述的一种芯片使能电路，其特征在于，所述处理单元还包括定时器，所述定时器的输入端连接于所述判断模块的输出端，所述定时器的输出端连接于所述锁存器的第三输入端，所述定时器的时钟信号输入端连接于所述执行单元。

5.根据权利要求4所述的一种芯片使能电路，其特征在于，所述执行单元包括内部模块，所述内部模块的输入端连接于所述锁存器的输出端，所述内部模块的一端连接于所述电压输入端，所述内部模块的另一端接地，所述内部模块连接于所述定时器的时钟信号输入端。

6.根据权利要求5所述的一种芯片使能电路，其特征在于，所述锁存器为RS触发器，所述RS触发器的S端连接于所述判断模块的输出端，所述RS触发器的R端连接于所述定时器的输出端，所述RS触发器的Q’端连接于所述内部模块的输入端，且所述RS触发器的Q’端连接于所述预调整器的第二输入端。

7.根据权利要求6所述的一种芯片使能电路，其特征在于，所述定时器包括：

第一触发器，所述第一触发器为D触发器，所述第一触发器的D端连接于所述第一触发器的端，所述第一触发器的clk端连接于所述内部模块；

第二触发器，所述第二触发器为D触发器，所述第二触发器的D端连接于所述第二触发器的端，所述第二触发器的clk端连接于所述第一触发器的Q端，所述第二触发器的reset端连接于所述第一触发器的reset端；

第三触发器，所述第三触发器为D触发器，所述第三触发器的D端连接于所述第三触发器的端，所述第三触发器的clk端连接于所述第二触发器的Q端，所述第三触发器的reset端连接于所述第一触发器的reset端；

第四触发器，所述第四触发器为D触发器，所述第四触发器的D端连接于所述第四触发器的端，所述第四触发器的clk端连接于所述第三触发器的Q端，所述第四触发器的reset端连接于所述第一触发器的reset端，所述第四触发器的Q端连接于所述RS触发器的R端。

8.根据权利要求1所述的一种芯片使能电路，其特征在于，所述锁存器的输出端输出ENA信号。

9.根据权利要求2所述的一种芯片使能电路，其特征在于，所述预调整器的输出端输出Pre_VDD信号。