[实用新型]一种芯片使能电路

说明书

本实用新型提供了一种芯片使能电路，包括：预调节单元，所述预调节单元包括预调整器；处理单元，所述处理单元电连接于所述预调节单元，所述处理单元包括锁存器；执行单元，所述执行单元电连接于所述预调节单元和所述处理单元之间。本实用新型结构设计巧妙，在芯片失能时，实现延时关机，实现芯片全关断，且没有电流消耗，满足关断静态电流为零的要求，提升了芯片的性能，同时使能时实现芯片自启动。

技术领域

本实用新型涉及芯片技术领域，更具体的说是，涉及一种芯片使能电路。

背景技术

现有的芯片使能工作需要在内部的一个独立电源提供控制信号的判断，这样在关机时，芯片依然存在电流消耗，未能满足关断静态电流为零的要求，从而影响了芯片的性能。如图1所示，一般的芯片使能电路，有个独立的预调整模块，该预调整模块产生的Pre_VDD给EN判断模块供电，产生内部逻辑电平ENA，再控制其他的inter block(内部模块)工作；预调整模块独立与EN判断模块工作，造成在关机时即EN＝0时，整个芯片存在功耗。

实用新型内容

本实用新型的目的是提供一种芯片使能电路。

本实用新型要解决的是传统芯片使能电路关断静态电流不为零的问题。

与现有技术相比，本实用新型技术方案及其有益效果如下：

一种芯片使能电路，包括：预调节单元，所述预调节单元包括预调整器；处理单元，所述处理单元电连接于所述预调节单元，所述处理单元包括锁存器；执行单元，所述执行单元电连接于所述预调节单元和所述处理单元之间。

作为进一步改进的，所述预调整器的一端连接于电压输入端，所述预调整器的另一端接地，所述预调整器的第一输入端连接于EN PIN信号端，所述预调整器的第二输入端连接于所述锁存器的输出端，所述预调整器的输出端连接于所述锁存器的第一输入端。

作为进一步改进的，所述处理单元还包括判断模块，所述判断模块的第一输入端连接于所述EN PIN信号端，所述判断模块的第二输入端连接于所述预调整器的输出端，所述判断模块的输出端连接于所述锁存器的第二输入端。

作为进一步改进的，所述处理单元还包括定时器，所述定时器的输入端连接于所述判断模块的输出端，所述定时器的输出端连接于所述锁存器的第三输入端，所述定时器的时钟信号输入端连接于所述执行单元。

作为进一步改进的，所述执行单元包括内部模块，所述内部模块的输入端连接于所述锁存器的输出端，所述内部模块的一端连接于所述电压输入端，所述内部模块的另一端接地，所述内部模块连接于所述定时器的时钟信号输入端。

作为进一步改进的，所述锁存器为RS触发器，所述RS触发器的S端连接于所述判断模块的输出端，所述RS触发器的R端连接于所述定时器的输出端，所述RS触发器的Q’端连接于所述内部模块的输入端，且所述RS触发器的Q’端连接于所述预调整器的第二输入端。

作为进一步改进的，所述定时器包括：

第一触发器，所述第一触发器为D触发器，所述第一触发器的D端连接于所述第一触发器的端，所述第一触发器的clk端连接于所述内部模块；

第二触发器，所述第二触发器为D触发器，所述第二触发器的D端连接于所述第二触发器的端，所述第二触发器的clk端连接于所述第一触发器的Q端，所述第二触发器的reset端连接于所述第一触发器的reset端；

第三触发器，所述第三触发器为D触发器，所述第三触发器的D端连接于所述第三触发器的端，所述第三触发器的clk端连接于所述第二触发器的Q端，所述第三触发器的reset端连接于所述第一触发器的reset端；