[实用新型]一种CPU深度休眠功能测试电路

说明书

本实用新型揭示了一种CPU深度休眠功能测试电路，包括由处理器、唤醒逻辑单元、深度休眠驱动单元、RTC构成的基础电路，其中深度休眠驱动单元信号接入电源管理单元并面向处理器供能，且处理器的状态信号反馈接入深度休眠驱动单元，RTC通过唤醒逻辑单元传递唤醒信号至处理器及其电源管理单元。特别地，该测试电路设有与处理器信号互联的备份寄存器，备份寄存器内预设有唤醒次数，并对应处理器唤醒状态计数，处理器通过GPIO输出测试结果。应用本实用新型测试电路，能够按需精确设定进入深度休眠模式下唤醒的次数，并为测试结果的信号反馈提供了直观而准确的交互方式。

技术领域

本实用新型涉及芯片测试设备领域，尤其涉及一种用于进入深度休眠状态的CPU进行唤醒几率评定的测试电路。

背景技术

为了降低功耗，在没有任务时芯片会进入休眠模式，深度休眠模式standby会最大限度降低功耗。在进入standby后绝大部分单元模组关闭，CPU和数字功能模块会停止工作。在测试standby功能的时候，会先通知CPU进入standby，然后再唤醒CPU。假设通过实时时钟芯片的Alarm定期唤醒CPU。

为了增加芯片standby功能的可靠性，减小无法唤醒的几率，一般会多次循环让芯片进入standby再唤醒。目前测试不能很放方便地设定循环的次数，对CPU被从standby唤醒的实际次数无法准确把握。

发明内容

为了克服现有技术的不足，本实用新型的目的旨在提出一种CPU深度休眠功能测试电路，并以此改善测试过程面向工作人员的掌控性。

本实用新型的上述目的，将通过以下技术方案得以实现：一种CPU深度休眠功能测试电路，包括由处理器、唤醒逻辑单元、深度休眠驱动单元、实时时钟单元构成的基础电路，其中深度休眠驱动单元信号接入电源管理单元并面向处理器供能，且处理器的状态信号反馈接入深度休眠驱动单元，实时时钟单元通过唤醒逻辑单元传递唤醒信号至处理器及其电源管理单元，其特征在于：所述测试电路设有与处理器信号互联的备份寄存器，所述备份寄存器内预设有唤醒次数，并对应处理器唤醒状态计数，所述处理器通过GPIO输出测试结果。

本实用新型技术方案应用实施后的显著效果为：该测试电路通过引入备份寄存器，能够按需精确设定进入深度休眠模式下唤醒的次数，并对测试过程自动量化记录，为最终测试结果的信号反馈提供了直观而准确的交互方式。

附图说明

图1是本实用新型CPU深度休眠功能测试电路的系统架构示意图。

具体实施方式

为了清楚掌握CPU在进入深度休眠模式后被唤醒的几率，是否达到预期的次数，是否存在未被唤醒的情况，本实用新型创新提出了针对该CPU深度休眠功能测试的改良电路。

作为该类测试电路传统且必不可少的基础结构，如图1所示，整个测试电路由输入电压VDD_3.3V供能，且包括由处理器（Core）、唤醒逻辑单元（Wake up logic）、深度休眠驱动单元（Standby circuitry）、实时时钟单元（RTC）构成的基础电路，其中深度休眠驱动单元信号接入电源管理单元（PMU）并面向处理器供能，且处理器的状态信号反馈接入深度休眠驱动单元，实时时钟单元通过唤醒逻辑单元传递唤醒信号至处理器及其电源管理单元。通过以上基础电路，能够实现对处理器（Core）随芯片整体在和深度休眠模式和被唤醒之间状态切换。