[实用新型]一种堆叠晶圆的封装结构

说明书

本实用新型涉及一种堆叠晶圆的封装结构，属于半导体芯片封装技术领域。其包括晶圆堆叠体C2、晶圆A1、电气连接层（150），所述晶圆堆叠体C2设置于晶圆A1上方并通过电气连接层（150）连接，所述晶圆堆叠体C1包括若干层功能晶圆，从下而上，所述晶圆尺寸逐渐减小，其四周形成阶梯状的侧壁，于晶圆A1上方，所述晶圆堆叠体C2的正面及其阶梯状的侧壁涂覆介电层Ⅲ（300）并形成介电层Ⅲ开口（301），所述介电层Ⅲ开口（301）上内设置金属种子层（310）和金属凸块（360），所述金属凸块（360）与相邻的晶圆的金属互联层（120）通过金属种子层（310）连接。本实用新型提供了多层堆叠晶圆的封装结构及其制作方法。

技术领域

本实用新型涉及一种堆叠晶圆的封装结构，属于半导体芯片封装技术领域。

背景技术

随着半导体产业的发展，电子产品的性能需要不断提升。随着芯片制造成本急剧攀升，提升产品性能的途径开始从芯片线路节点的微缩向封装领域倾斜。

为了降低封装的面积、功耗，同时满足集成电路低成本和全集成的发展趋势，封装更多的需要将芯片进行堆叠而非传统的平铺，即让芯片“站起来”，而非“铺开来”。芯片的堆叠可以将逻辑芯片、存储芯片、RF芯片等各种类型的芯片进行整合，形成异质芯粒（heterogeneous chiplets），从而显著的降低功耗、节约空间、缩短信号的交换时间，符合未来封装的发展趋势。典型的例子有美国超威半导体公司（AMD）的Fiji GPU显示核心芯片，封装的形式为高带宽显存（HBM）与逻辑芯片堆叠后，再与GPU芯片进行2.5D封装，但业内已经有明确的路线图将这些芯片全部堆叠，形成真正意义上的3D封装。

晶圆级封装(WLP)是一种典型的低成本、高效率的封装方式。对于较高的金属凸块或者密度较大的金属凸块布局区域，存在较高的解键合失效风险，异质整合层数较多，一旦失效可能会造成较大的良率损失。

因此，能够利用传统的圆片级凸块生产线，实现堆叠晶圆引脚的生长，是一种成本低廉且可以保障良率产出的方式。但是，多层堆叠晶圆的边缘部分其形貌变更较大，这会导致传统的WLP生产线制造困难，可行性不足。

发明内容

基于此，有必要提供一种新的封装结构，在制造的过程中，对堆叠晶圆的边缘以及厚度进行约束，形成特定的形貌，保证凸块制作过程中边缘形貌不会对凸块的制作过程造成影响。

本实用新型的目的是这样实现的：

本实用新型一种堆叠晶圆的封装结构，其包括晶圆堆叠体C2、承载晶圆A1、电气连接层，所述晶圆堆叠体C2设置于承载晶圆A1上方并通过电气连接层连接，所述晶圆堆叠体C1包括若干层功能晶圆，

所述晶圆包括硅基、硅穿孔、介电层Ⅰ和金属互联层，所述硅穿孔上下贯穿硅基，所述介电层Ⅰ设置于硅基的上方并通过介电层Ⅰ开口露出金属互联层；

从下而上，所述晶圆尺寸逐层减小，其四周形成阶梯状的侧壁，于承载晶圆A1上方，所述晶圆堆叠体C2的正面涂覆介电层Ⅲ并形成介电层Ⅲ开口，所述介电层Ⅲ向下涂覆晶圆堆叠体C2的阶梯状的侧壁，所述介电层Ⅲ开口上内设置金属种子层和金属凸块，所述金属凸块与相邻的晶圆的金属互联层通过金属种子层连接。

进一步地，所述晶圆B1与晶圆A1的外圈尺寸间距差△1不大于2.5毫米且晶圆B1与晶圆A1的外圈尺寸间距差△1最小应保证电镀夹具金属触点401有效电气互联为准。

进一步地，所述晶圆B2与晶圆B1的外圈尺寸间距差△2与晶圆B2本身的厚度t2的比值不低于2:1。

进一步地，所述晶圆B3与晶圆B2的外圈尺寸间距差△3与晶圆B3本身的厚度t3的比值不低于2:1。

进一步地，所述晶圆B4与晶圆B3的外圈尺寸间距差△4与晶圆B4本身的厚度t4的比值不低于2:1。

有益效果