[发明专利]对3D存储器件进行编程的方法及相关3D存储器件

说明书

在包括堆叠在第二沟道上的第一沟道的沟道堆叠存储器件中，按照从底部到顶部的方向对第一沟道进行编程并且按照从顶部到底部的方向对第二沟道进行编程。第一沟道中的电子可以由位线汲取，而第二沟道中的电子则可以由阱区汲取。

技术领域

本发明涉及对3D存储器件进行编程的方法及相关3D存储器件，并且更具体而言，涉及对沟道堆叠3D存储器件进行编程的方法及相关的沟道堆叠3D存储器件。

背景技术

半导体存储器已经变得更加普及，从而被用到各种电子设备当中。例如，非易失性半导体存储器被应用到蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。最近，采用有时被称为位成本可缩放(BiCS)架构的三维(3D)堆叠存储架构的超高密度存储器件已被提出。例如，3D NAND堆叠的闪速存储器件可以是由交替的导电层和电介质层的阵列形成的。在各层中钻出存储孔，从而同时限定许多存储层。之后，通过利用适当材料填充所述存储孔来形成NAND串。存储单元的控制栅是通过导电层提供的。

单级单元(SLC)非易失性存储器可以每存储单元仅存储仅一位，而多级单元(MLC)非易失性存储器可以每单元存储不止一位。例如，每单元具有16个电压等级的NAND存储器可以被称为四级单元(QLC)存储器，并且可以表示每单元4位数据。

为了使存储密度最大化，可以通过垂直地堆叠多个常规平面存储阵列来制作沟道堆叠3D存储器件，其中，将中间伪层引入到两个相邻的平面存储阵列之间。在对沟道堆叠3D存储器件编程的现有技术方法中，在中间伪层被偏置到特定的电压电平的情况下按照从底部到顶部的方向对单元进行编程，由此允许通过位线汲取电子。为了提高去选存储串的升压电压，可以在对单元编程之前执行位线预充电或者阱区预充电。然而，由于不同单元之间的门限电压的变化，难以决定针对阱区的适当预充电电压。

发明内容

本发明提供了一种对沟道堆叠存储器件进行编程的方法，所述沟道堆叠存储器件包括堆叠在第二沟道中的第二组单元上的第一沟道中的第一组单元。所述方法包括按照从底部到顶部的方向对第一沟道中的第一组单元进行编程并且按照从顶部到底部的方向对第二沟道中的第二组单元进行编程。

本发明还提供了一种存储器件，其包括形成于衬底中的多个单元、形成于衬底中的多条位线、存储串和控制单元。存储串包括通过所述多条位线中的选定位线来控制的第一沟道、所述多个单元中的第一组单元和形成在所述衬底中的顶部伪层、以及通过所述选定位线来控制的第二沟道、所述多个单元中的第二组单元和形成在所述衬底中的底部伪层，其中，第一沟道堆叠在第二沟道上。控制单元被配置为按照从底部到顶部的方向来对第一沟道编程并且按照从顶部到底部的方向来对第二沟道编程。

对于本领域技术人员而言，在阅读了下文对在各个图表和附图中示出的优选实施例的详细描述之后，本发明的这些和其它目的无疑将变得显而易见。

附图说明

图1是示出根据本发明的实施例的与沟道堆叠3D存储器件相关联的一个平面NAND串的顶视图。

图2是示出根据本发明的实施例的与沟道堆叠3D存储器件相关联的一个平面NAND串的等效电路的图。

图3是示出根据本发明的实施例的具有用于对存储单元进行并行读取和编程的读/写电路的3D存储器件的图。

图4是示出根据本发明的实施例的处于平面配置中的存储单元的阵列的示例性结构的图。

图5是示出根据本发明的实施例的沟道堆叠存储器件的示例性结构的图。

图6是示出根据本发明的实施例的在图5中描绘的沟道堆叠存储器件中的垂直NAND串的截面图的表示图。

图7是示出根据本发明的实施例的对沟道堆叠存储器件进行编程的方法的流程图。

图8是示出在执行图7中描绘的方法时相关信号线的电平的图。