[发明专利]三维存储器件及用于形成其的方法

说明书

公开了3D存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括：衬底的N型掺杂区；位于所述N型掺杂区上的N型掺杂半导体层；位于所述N型掺杂半导体层上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述N型掺杂区的沟道结构；以及，垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述N型掺杂区的源触点结构。所述源触点结构的被所述N型掺杂区包围的第一部分的第一横向尺寸大于所述源触点结构的被所述存储堆叠层包围的第二部分的第二横向尺寸。

技术领域

本公开内容的实施例涉及三维(3D)存储器件及其制造方法。

背景技术

通过改进过程技术、电路设计、编程算法和制造过程将平坦存储单元缩放到更小的大小。然而，随着存储单元的特征大小逼近下限，平坦过程和制造技术变得富有挑战和代价高昂。因此，平坦存储单元的存储密度逼近上限。

3D存储架构可以解决平坦存储单元中的密度极限。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。

发明内容

本文中公开了3D存储器件及用于形成其的方法的实施例。

在一个示例中，一种3D存储器件包括：衬底的N型掺杂区；位于所述N型掺杂区上的N型掺杂半导体层；位于所述N型掺杂半导体层上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述N型掺杂区的沟道结构；以及，垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述N型掺杂区的源触点结构。所述源触点结构的被所述N型掺杂区包围的第一部分的第一横向尺寸大于所述源触点结构的被所述存储堆叠层包围的第二部分的第二横向尺寸。

在另一个示例中，一种3D存储器件包括：衬底的N型掺杂区；位于所述N型掺杂区之上的包括交织的导电层和电介质层的存储堆叠层；位于所述N型掺杂区与所述存储堆叠层之间并且具有均匀掺杂浓度分布的单个N型掺杂半导体层；以及，垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述N型掺杂区的沟道结构。

在仍然另一个示例中，提供了一种用于形成3D存储器件的方法。在衬底的N型掺杂区中形成凹陷。在所述N型掺杂区上并且在所述凹陷中形成牺牲层，以及随后在所述牺牲层上形成电介质堆叠层。形成垂直地延伸通过所述电介质堆叠层和所述牺牲层进入所述N型掺杂区的沟道结构。在所述凹陷中形成垂直地延伸通过所述电介质堆叠层进入所述牺牲层的开口。通过所述开口在所述N型掺杂区与所述电介质堆叠层之间用N型掺杂半导体层替换所述牺牲层。在所述开口和所述凹陷中形成源触点结构。

附图说明

被并入本文并且构成本说明书的一部分的附图说明了本公开内容的实施例，并且与本说明书一起进一步用于阐述本公开内容的原理和使相关领域的技术人员能够制作和使用本公开内容。

图1说明了根据本公开内容的一些实施例的一个示例性3D存储器件的横截面的侧视图。

图2A-2I说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的制造过程。

图3说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的方法的流程图。

将参考附图描述本公开内容的实施例。

具体实施方式

尽管讨论了具体的配置和布置，但应当理解，这仅是出于说明的目的的。相关领域的技术人员应当认识到，可以使用其它的配置和布置而不脱离本公开内容的精神和范围。对于相关领域的技术人员应当显而易见，也可以在多种其它的应用中使用本公开内容。