[发明专利]3D NAND闪存及其操作方法

说明书

一种用于3D NAND闪存的操作方法包括：在写入操作中将数据写入到多条位线中的未选定位线的多个字线层中的WLn层中；以及在所述多条位线中的未选定位线的所述多个字线层中的至少一个第一WL层上施加第一通过电压，并且在所述多条位线中的未选定位线的所述多个字线层中的至少一个第二WL层上施加第二通过电压；其中，第一通过电压低于第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了WLn层与所述至少一个第一WL层之间的沟道电势差。

技术领域

本发明涉及用于3D NAND闪存的操作方法以及3D NAND闪存，并且更具体地，涉及能够减少3D NAND闪存的写入时间和功耗的用于3D NAND闪存的操作方法和3D NAND闪存。

背景技术

为了控制写入操作中的阈值电压以及实施NAND闪速存储器中的多数据的存储，广泛采用了增量步进脉冲编程(ISPP)技术。ISPP技术被配置为与两个编程操作之间的阈值电压的编程验证阶段相交错。NAND闪速存储器的通过编程验证阶段的存储单元被执行禁止编程；NAND闪速存储器的未通过编程验证阶段的存储单元则进行至ISPP技术。ISPP技术包括预充电阶段和编程阶段，其中，预充电阶段增强沟道的耦合电势并且减少编程干扰。编程验证阶段通常包括预脉冲阶段、读取阶段和预截断(pre-cutoff)阶段，其中，预脉冲阶段和预截断阶段用于减少电子的注入。

对于具有垂直沟道的3D NAND闪速存储器而言，为了在编程验证阶段中防止来自未选定(unselect)串的电压的泄漏干扰，未选定串的上部选择栅通常是截断的，并且未选定串的下部选择栅是导通的并且被共享。然而，对于未选定串而言，在对应于所述未选定串的字线WLn的存储单元处于编程阶段中时，字线WLn为选定字线，并且通过验证电压进行验证。在验证电压小于该存储单元的阈值电压时，选定存储单元的未选定串是截止的，由于字线WLn+1的电子注入，因而字线WLn与字线WLn+1之间的沟道电势差出现，并且生成干扰。上述问题的常规解决方案是在验证阶段之前添加预脉冲阶段，但是由此增加了写入时间。因此，需要对现有技术进行改进。

发明内容

本发明提供了一种用于3D NAND闪存的操作方法和一种3D NAND闪存，以减少3DNAND闪存中的写入时间和功耗。

本发明的实施例公开了一种用于具有多条位线的3D NAND闪存的操作方法，其中，所述多条位线包括多个字线(WL)层，所述操作方法包括：在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述多条位线中的未选定位线的多个字线层中的WLn层中；以及在所述多条位线中的所述未选定位线的所述多个字线层中的至少一个第一WL层上施加第一通过电压，并且在所述多条位线中的所述未选定位线的所述多个字线层中的至少一个第二WL层上施加第二通过电压；其中，第一通过电压低于第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了WLn层与所述至少一个第一WL层之间的沟道电势差。

本发明的另一个实施例公开了一种具有多条位线的3D NAND闪存，其中，所述多条位线包括多个字线(WL)层，所述3D NAND闪存包括：选定位线；至少一条未选定位线；控制器，其被配置为在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述多条位线中的所述至少一条未选定位线的所述多个字线层中的WLn层中，在所述多条位线中的所述至少一条未选定位线的所述多个字线层中的至少一个第一WL层上施加第一通过电压，以及在所述多条位线中的所述至少一条未选定位线的所述多个字线层中的至少一个第二WL层上施加第二通过电压；其中，在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述WLn层中；其中，第一通过电压低于第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了WLn层与所述至少一个第一WL层之间的沟道电势差。

对于本领域技术人员而言，在阅读了各附图和视图中示出的优选实施例的以下具体实施方式之后，本发明的这些和其他目标无疑将变得显而易见。

附图说明