[发明专利]用于具有更高阵列效率的2堆叠3D相变存储器的新型分布式阵列和CMOS架构

权利要求书

1.一种三维存储器，包括：

存储单元的布置成第一底部单元阵列子部分和第二底部单元阵列子部分的底部单元阵列，其中，所述第一底部单元阵列子部分和所述第二底部单元阵列子部分是偏移的；

耦合到存储单元的所述底部单元阵列的底部单元位线，所述底部单元位线包括第一部分的底部单元位线和第二部分的底部单元位线；

具有第一组底部单元位线解码器的第一底部单元位线解码器子部分和具有第二组底部单元位线解码器的第二底部单元位线解码器子部分，所述第一组底部单元位线解码器耦合到所述第一部分的底部单元位线并且可操作以选择性地激活所述第一部分的底部单元位线，所述第二组底部单元位线解码器耦合到所述第二部分的底部单元位线并且可操作以选择性地激活所述第二部分的底部单元位线；

在深度方向上在存储单元的所述底部单元阵列上方的存储单元的顶部单元阵列，存储单元的所述顶部单元阵列布置成第一顶部单元阵列子部分和第二顶部单元阵列子部分，其中，所述第一顶部单元阵列子部分和所述第二顶部单元阵列子部分是偏移的；

耦合到存储单元的所述顶部单元阵列的顶部单元位线，所述顶部单元位线包括第一部分的顶部单元位线和第二部分的顶部单元位线；

具有第一组顶部单元位线解码器的第一顶部单元位线解码器子部分和具有第二组顶部单元位线解码器的第二顶部单元位线解码器子部分，所述第一组顶部单元位线解码器耦合到所述第一部分的顶部单元位线并且可操作以选择性地激活所述第一部分的顶部单元位线，所述第二组顶部单元位线解码器耦合到所述第二部分的顶部单元位线并且可操作以选择性地激活所述第二部分的顶部单元位线；

字线，其耦合到存储单元的所述底部单元阵列并且耦合到存储单元的所述顶部单元阵列，所述字线包括至少两个偏移的字线部分；

多个字线解码器子部分，其包括耦合到第一部分的字线并且可操作以选择性地激活所述第一部分的字线的至少一组字线解码器、以及耦合到第二部分的字线并且可操作以选择性地激活所述第二部分的字线的至少一组字线解码器。

2.根据权利要求1所述的三维存储器，其中，所述第一底部单元阵列子部分和所述第二底部单元阵列子部分在垂直方向上偏移，所述至少两个字线部分在水平方向上偏移，并且所述多个字线解码器子部分中的至少两个字线解码器子部分在水平方向上偏移。

3.根据权利要求2所述的三维存储器，其中，所述第一部分的底部单元位线和所述第二部分的底部单元位线在所述垂直方向上偏移，并且所述第一底部单元位线解码器子部分和所述第二底部单元位线解码器子部分在所述垂直方向上偏移；并且其中，所述第一部分的顶部单元位线和所述第二部分的顶部单元位线在所述垂直方向上偏移，并且所述第一顶部单元位线解码器子部分和所述第二顶部单元位线解码器子部分在所述垂直方向上偏移。

4.根据权利要求2所述的三维存储器，其中，所述字线延伸穿过相邻单元阵列的一部分宽度，横跨所述两个底部单元阵列子部分中的一个底部单元阵列子部分的宽度，并且延伸穿过所述两个底部单元阵列子部分中的另一个底部单元阵列子部分的一部分宽度。

5.根据权利要求2所述的三维存储器，其中，存储单元的所述底部单元阵列和存储单元的所述顶部单元阵列在所述垂直方向上偏移存储单元的所述底部单元阵列的长度的一半，使得至少两个字线部分和至少两个字线解码器子部分位于存储单元的所述底部单元阵列和存储单元的所述顶部单元阵列的重叠区域中。

6.根据权利要求2所述的三维存储器，其中，所述多个字线解码器子部分中的每一个字线解码器子部分位于所述第一底部单元阵列子部分、所述第二底部单元阵列子部分、所述第一顶部单元阵列子部分或所述第二顶部单元阵列子部分中的一者的水平中部。

7.根据权利要求2所述的三维存储器，其中，所述多个字线解码器子部分中的每一个字线解码器子部分位于从所述第一底部单元阵列子部分、所述第二底部单元阵列子部分、所述第一顶部单元阵列子部分或所述第二顶部单元阵列子部分中的一者的水平中部的偏移处。