[发明专利]用于具有更高阵列效率的2堆叠3D相变存储器的新型分布式阵列和CMOS架构

说明书

一种三维存储架构，其包括存储单元的底部单元阵列、存储单元的顶部单元阵列、耦合到底部单元阵列的多条底部单元位线、耦合到顶部单元阵列的多条顶部单元位线、以及耦合到这两个阵列的多条字线。提供位线解码器和字线解码器以选择性地激活位线和字线。将存储单元的阵列分别布置在偏移的子部分中。将位线和字线分别布置在偏移的部分中。将位线解码器布置在偏移的位线解码器子部分中。将字线解码器也布置在偏移的字线解码器子部分中。

技术领域

概括地说，本公开内容涉及三维电子存储器，具体地说，本公开内容涉及增加三维相变(3D PCM)存储器中的存储单元的密度。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。因此，平面存储单元的存储密度接近上限。仍然需要能够解决平面存储单元中的密度限制的三维(3D)存储架构。

发明内容

本文公开的三维存储器和方法解决了本领域现有技术的问题，并提供了更多的益处。根据一个方面，公开并示出了一种用于3D PCM存储器的分布式阵列和CMOS(互补金属氧化物半导体)架构。将每个存储块的字线(WL)和位线(BL)解码器划分为几个部分，并以分布式模式进行排列。在字线和位线的中间，连接WL和BL解码器区域的中间。TCBL(顶部单元位线)块偏移了半个块，以在BCBL(底部单元位线)块之间建立与CMOS TCBL解码的连接。对BCBL、TCBL块和BCWL(底部单元字线)块进行偏移以使面积使用最大化。结果，与现有技术水平的系统相比，大大提高了阵列效率。

在另一个方面，在第一底部单元阵列子部分和第二底部单元阵列子部分中布置存储单元的底部单元阵列。第一底部单元阵列子部分和第二底部单元阵列子部分是偏移的。底部单元位线耦合到存储单元的底部单元阵列。底部单元位线包括第一部分的底部单元位线和第二部分的底部单元位线。具有第一组底部单元位线解码器的第一底部单元位线解码器子部分耦合到第一部分的底部单元位线并且可操作以选择性地激活第一部分的底部单元位线。具有第二组底部单元位线解码器的第二底部单元位线解码器子部分耦合到第二部分的底部单元位线并且可操作以选择性地激活第二部分的底部单元位线。存储单元的顶部单元阵列在深度方向上，布置在存储单元的底部单元阵列的上方。存储单元的顶部单元阵列布置在第一顶部单元阵列子部分和第二顶部单元阵列子部分中，其中第一顶部单元阵列子部分和第二顶部单元阵列子部分是偏移的。顶部单元位线耦合到存储单元的顶部单元阵列。顶部单元位线包括第一部分的顶部单元位线和第二部分的顶部单元位线。具有第一组顶部单元位线解码器的第一顶部单元位线解码器子部分耦合到第一部分的顶部单元位线并且可操作以选择性地激活第一部分的顶部单元位线。具有第二组顶部单元位线解码器的第二顶部单元位线解码器子部分耦合到第二部分的顶部单元位线并且可操作以选择性地激活第二部分的顶部单元位线。字线耦合到存储单元的底部单元阵列并且耦合到存储单元的顶部单元阵列。所述字线包括至少两个偏移的字线部分。多个字线解码器子部分包括耦合到第一部分的字线并且可操作以选择性地激活第一部分的字线的至少一组字线解码器。至少一组字线解码器耦合到第二部分的字线并且可操作以选择性地激活第二部分的字线。

在另一个方面，公开了一种用于形成3D PCM存储器的CMOS和阵列架构的方法。该方法包括：将WL解码器区域分成在X方向上偏移的两个部分。将位线解码器分成在Y方向上偏移的两个部分。底部单元位线触点位于底部单元块的中间。字线触点位于字线和字线解码器的中间。顶部单元位线触点位于两个相邻的底部单元块之间。