[发明专利]存储器件及其形成方法有效
申请号: | 202080001178.1 | 申请日: | 2020-05-25 |
公开(公告)号: | CN111758159B | 公开(公告)日: | 2021-04-27 |
发明(设计)人: | 孙中旺;苏睿;张中;周文犀;夏志良 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/115 | 分类号: | H01L27/115;H01L27/1157;H01L27/11582 |
代理公司: | 北京永新同创知识产权代理有限公司 11376 | 代理人: | 赵磊;刘柳 |
地址: | 430223 湖北省武*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 存储 器件 及其 形成 方法 | ||
存储器件包括底部选择栅(BSG)结构,该BSG结构包括衬底上的垂直地穿过BSG结构的切缝。在BSG结构上形成单元层结构。垂直地穿过单元层结构和BSG结构形成栅线缝隙,进入衬底并沿第一横向方向布置以区分指状区域。第一栅线缝隙在第一和第二指状区域之间,并且包括栅线子缝隙。通过第一切缝将第一指状区域划分为第一串区域和第二串区域,沿第二横向方向在第一指状区域中形成第一切缝,并且进一步沿第一横向方向延伸到至少第二指状区域。由第一切缝限定的至少一个BSG位于至少第二指状区域中,以通过相邻栅线子缝隙之间的中间部分来连接至第一串区域中的单元串。
技术领域
概括地说,本申请涉及存储技术领域,具体地说,本申请涉及存储器件及其形成方法。
背景技术
在诸如NAND存储器件之类的3维存储器件中通常使用阶梯结构。阶梯结构可以包括许多电极阶梯。可以在阶梯上形成垂直触点以电连接到相应的电极。底部选择栅是用于选择NAND串的电极,并且底部选择栅的阶梯位于阶梯结构的底部。
发明内容
本公开内容的一个方面包括一种存储器件。该存储器件包括衬底上的底部选择栅(BSG)结构,所述BSG结构包括垂直地穿过所述BSG结构而形成的切缝。在所述BSG结构上形成单元层结构。垂直地穿过所述单元层结构和所述BSG结构来形成栅线缝隙,其进入所述衬底并沿第一横向方向布置以区分多个指状区域。所述栅线缝隙包括在所述多个指状区域中的第一指状区域和第二指状区域之间的第一栅线缝隙,所述第一栅线缝隙包括栅线子缝隙。通过所述切缝的第一切缝将所述第一指状区域划分为第一串区域和第二串区域。沿第二横向方向在所述第一指状区域中形成所述第一切缝,并且所述第一切缝进一步沿所述第一横向方向延伸到至少所述第二指状区域。由所述第一切缝限定的至少一个BSG位于至少所述第二指状区域中,以通过所述第一栅线缝隙的相邻栅线子缝隙之间的中间部分来连接到所述第一串区域中的单元串。
可选地,所述切缝还包括第二切缝,所述第二切缝在所述第二指状区域中形成并且连接到所述第一栅线缝隙的栅线子缝隙。所述第二切缝限定了至少位于所述第二指状区域中的另一个至少一个BSG,以通过所述第一栅线缝隙的相应相邻栅线子缝隙之间的对应中间部分来连接至所述第一指状区域的所述第二串区域中的单元串。所述第二切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中,以进一步提供位于所述另一个指状区域中的另外BSG,以连接到所述第一指状区域的所述第二串区域中的所述单元串。
可选地,所述第一切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中,以进一步提供位于所述另一个指状区域中的另外BSG,以连接到所述第一串区域中的所述单元串。
可选地,所述多个指状区域中的每个指状区域被划分成两个或更多串区域。
可选地,所述器件还包括:在所述衬底上方的所述多个指状区域中形成的虚设沟道;在所述多个指状区域中的不包括所述第一指状区域的BSG结构的BSG上形成的触点。
可选地,所述第一指状区域被限定在连续的栅线缝隙与包括所述栅线子缝隙的所述第一栅线缝隙之间,以及在所述衬底上方的所述第一指状区域中形成壁结构。所述壁结构包括交替的电极/绝缘层对的堆叠结构。
可选地,另外的栅线子缝隙被形成于连接到一个或多个切缝的指状区域内,以形成对应的串区域。
可选地,所述存储器件还包括另一个BSG结构。所述衬底包括阶梯结构区域,并且在所述衬底的所述阶梯结构区域中形成掺杂阱。基于所述掺杂阱,对称地在所述衬底的所述阶梯结构区域上形成所述BSG结构和所述另一个BSG结构。所述BSG结构的顶部和所述另一个BSG结构的顶部具有距所述衬底不同的高度。所述衬底还包括第一阵列区域和第二阵列区域,并且所述阶梯结构区域是在所述第一阵列区域和所述第二阵列区域之间沿着所述第二横向方向布置的。
可选地,所述单元层结构包括交替的电极/绝缘层对的堆叠结构。
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H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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