[发明专利]用于使用层压间隙填充来减少3D交叉点存储器阵列中的热串扰的方法

说明书

描述了能够通过使用层压材料来减少存储单元的三维阵列中的单元之间的热串扰量的系统、方法和装置，层压材料进而允许存储单元的较小缩放制造。

技术领域

概括地说，本公开内容涉及三维电子存储器。更具体地说，本公开内容涉及在三维存储器阵列的几何结构中使用层压材料来增加存储器阵列的某些特性或属性或者减少存储器阵列中的不期望特性。

背景技术

通过改善工艺技术、电路设计、编程算法和制造工艺来将平面存储单元缩放至较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且昂贵。因此，平面存储单元的存储器密度接近上限。三维(3D)存储器架构可以解决平面存储单元的密度限制。

发明内容

在创建本发明的技术时，已经认识到，虽然三维(3D或3-D)存储器架构可以解决平面存储单元的密度限制，但是3D配置会带来新的技术挑战。随着追求3D存储器架构的期望特征(例如3D单元的增加的密度，或者单元的制造尺寸的减小)，会出现其它技术问题。

此类问题的一个示例是单元之间的热串扰。当从3D单元阵列内的一个点或一个单元生成的热量在另一点或单元处传递到相邻单元时，会出现热串扰。在3D存储器架构的操作期间，从一个单元生成的热量会扰乱单元的正常或期望操作。由于单元之间的热串扰引起的问题随着单元尺寸的减小而变得越来越显著。由于较小的单元内距离，在创建3D存储器架构时较小的间距或缩放会增加一个单元与另一单元之间的热传递量或速度。由于热串扰，因此损害了缩放至较小尺寸而同时仍然具有功能性3D存储器阵列的能力。

因此，需要能够克服创建3D存储器阵列的常规方法、并允许缩放3D存储器阵列而同时尽管热串扰也使它们可操作的方法、系统和装置。

在本发明技术的一个实施例中，一种三维存储器包括：第一存储单元；第二存储单元；电极，所述电极电连接所述第一存储单元和所述第二存储单元；所述第一存储单元与所述第二存储单元之间的单元内空间；第一层，所述第一层三维地并且至少部分地包封所述第一存储单元、所述第二存储单元和所述电极，以使得所述第一存储单元和所述第二存储单元在至少一个表面上暴露。在一些示例性实施例中，电极和/或存储单元可以垂直地布置，而在其它示例性实施例中，电极和/或存储单元可以水平地布置。在一些示例中，各取向的组合是可能的。

本发明技术的其它实施例可以包括例如以下各项的任意组合：第一存储单元；第二存储单元；电极，所述电极电连接所述第一存储单元和所述第二存储单元；所述第一存储单元与所述第二存储单元之间的单元内空间；第一层，所述第一层三维地并且至少部分地包封所述第一存储单元、所述第二存储单元和所述电极；将所述第一存储单元和所述第二存储单元配置为在至少一个表面上暴露；使用化学气相沉积方法来沉积第一层；使用原子沉积方法来沉积第一层；第二层，所述第二层至少部分地并且三维地包围所述第一层；多个额外层，其中，所述多个层完全地占据所述单元内空间；由介电材料来构成所述第一层、所述第二层或所述额外层；从NiTi(NIT)、钨(W)、双向阈值开关(OTS)、相变存储器(PCM)或a_C中选择所述介电材料；由不同材料构成所述第一层和所述第二层；由所选择的使热反射值最大化的材料构成所述第一层和所述第二层。

例如，本发明的其它实施例包括可以包含例如以下各项的任意组合的方法：提供第一存储单元；提供第二存储单元；提供电极，所述电极电连接所述第一存储单元和所述第二存储单元；创建第一层，所述第一层三维地包封所述第一存储单元、所述第二存储单元和所述电极；使所述第一存储单元和所述第二存储单元在至少一个表面上暴露；创建第二层，所述第二层至少部分地并且三维地包围所述第一层；创建多个层以使得所述多个层部分地占据所述单元内空间；创建多个层以使得所述多个层完全地占据所述单元内空间；移除所述单元内空间之中超出所述第一存储单元或所述第二存储单元的顶部的材料；基本上在通过移除超出所述第一存储单元或所述第二存储单元的顶部的材料而暴露的表面之上添加电极。

附图说明