[发明专利]单片多I区二极管限制器

说明书

描述了许多单片二极管限制器半导体结构。二极管限制器可以包括具有不同本征区的二极管的混合排列，所有二极管都形成在相同的半导体衬底上方。在一个示例中，二极管限制器半导体结构中的两个PIN二极管具有不同的本征区厚度。第一PIN二极管具有较薄的本征区，而第二PIN二极管具有较厚的本征区。这种配置允许单独优化薄本征区PIN二极管和厚本征区PIN二极管二者。薄本征区PIN二极管可以针对低电平导通和平坦泄漏进行优化，而厚本征区PIN二极管可以针对低电容、良好的隔离和高入射功率水平进行优化。这种配置不限于两级解决方案，因为额外的级可以用于更高的入射功率处理。

相关申请的交叉引用

本申请要求于2019年2月12日提交的标题为“MONOLITHIC MULTI-I REGION PINDIODE LIMITERS”的美国临时申请第62/804,500号的优先权的权益，该申请的全部内容在此通过引用并入本文。

背景技术

例如，可以在限制器电路中找到PIN(p型-本征-n型)二极管器件，以保护接收器并在宽频率范围内提供良好的宽带性能。各种类型的PIN二极管——包括不同“I”区厚度的PIN二极管——被专门设计成用于高信号应用的限制器电路。例如，一些PIN二极管被设计用于无源限制器控制电路，以保护敏感的接收器部件，例如低噪声放大器(LNA)、检测器和混频器。PIN二极管能够在从DC到20GHz或更高的宽频率范围内工作。

传统上，通过在衬底上层的垂直生长、沉积或其他布置来制造PIN二极管器件。PIN二极管是在P型半导体区与N型半导体区之间具有未掺杂的本征半导体区的二极管。因为P型区和N型区用于欧姆接触，所以P型区和N型区通常是重掺杂的。在P型区与N型区之间包括本征区与不包括本征区的普通PN二极管形成对比。

顶部的P型区为PIN二极管的阳极，而底部的N型区或衬底为PIN二极管的阴极。当没有偏置时，PIN二极管处于高阻抗状态，并且可以表示为电容器，其电容由C＝A_AnodeD_siE_o/T给出，其中：A_Anode是阳极的面积，D_si是本征硅的介电常数，E_o是自由空间的电容率，并且T是阳极与阴极之间的距离。

如果相对于阴极向阳极施加大于阈值的正电压，则电流将流过PIN二极管，并且阻抗将减小。正向偏置状态下的PIN二极管可以表示为电阻器，其值随着通过PIN二极管的电流增加而减小到最小值。将PIN二极管从高阻抗(截止)状态改变为低阻抗(导通)状态的偏置可以是DC或AC。在AC电压的情况下，幅值必须大于阈值，并且正电压的持续时间必须比载流子穿过本征区的渡越时间长。

发明内容

描述了多个单片二极管限制器半导体结构。该结构被实施为多级混合二极管限制器并且可以包括两级或更多级。在一个示例中，单片二极管限制器半导体结构包括：第一PIN二极管，其包括以第一深度形成至本征层中第一P型区，使得第一PIN二极管包括具有第一厚度的第一有效本征区；第二PIN二极管，其包括以第二深度形成至本征层中的第二P型区，使得第二PIN二极管包括具有第二厚度的第二有效本征区；以及至少一个阻塞电容器和至少一个电感器。第一厚度可以大于第二厚度。在一个方面，第一厚度被选择用于二极管限制器的低平坦泄漏和限制功能的快速启动。在另一方面，第二厚度被选择以处理高入射功率水平、提供隔离和低电容。

单片二极管限制器半导体结构还可以包括在本征层上方的介电层。介电层包括多个开口。第一P型区通过多个开口之中的第一开口形成，并且第二P型区通过多个开口之中的第二开口形成。第一开口的第一宽度不同于第二开口的第二宽度。

单片二极管限制器半导体结构还可以包括第三PIN二极管，该第三PIN二极管包括以第三深度形成至本征层中的第三P型区，使得第三PIN二极管包括具有第三厚度的第三有效本征区。在这种情况下，第一厚度可以大于第二厚度，并且第二厚度可以大于第三厚度。