[发明专利]带有抑制控制的钨特征填充

说明书

提供了用于半导体制造中的选择性抑制控制的系统和方法。一种示例性方法包括提供包括具有特征内部和一个或多个特征开口的特征的衬底。在特征内部的表面上形成成核层。基于差异化抑制轮廓，在成核层的表面上选择性地形成非保形本体层以留下由非保形本体层覆盖的成核层的区域，以及未覆盖的成核层的区域。在成核层的覆盖和未覆盖区域上选择性地形成抑制层。根据差异化抑制轮廓将钨沉积在特征中。

优先权要求

本申请要求于2019年2月13日提交的美国专利申请序列号62/805,197的优先权，该美国专利申请的全部内容通过引用并入本文。

技术领域

本公开总体上涉及带有增强抑制控制的钨特征填充，特别是其用于半导体制造中的衬底处理。

背景技术

这里提供的背景描述是为了概括地呈现本公开的上下文。当前指明的发明人的工作(就其在本背景部分中描述的范围而言)以及在提交时可能不另外作为现有技术的各描述方面均未明示或暗示被承认为对抗本公开的现有技术。

钨沉积用于在芯片上形成诸如触点、通孔和插塞等导电特征。这些特征很小，通常很窄，并且只使用少量金属，因此使器件电阻最小化并实现完全填充可能很困难。在纳米尺度上，即使是轻微的特征缺陷也会影响器件性能或导致芯片故障。

随着半导体制造商转向更小的技术节点，钨触点金属化工艺面临显著的缩放和集成挑战，例如使接触电阻最小化以满足先进器件的低功耗和高速要求。对于纳米级结构，使用传统的化学气相沉积(CVD)完全填充钨(W)受到传统的阻挡膜和沉积技术引起的突起(overhang)的限制。这会导致在完全填充可能发生之前闭合特征开口，从而导致空隙、更高的电阻和触点故障。即使完全填充的较小特征也含有较少的钨，这导致较高的接触电阻。先进的存储器和逻辑特征需要实现完全、无缺陷的钨填充，同时降低本体钨的电阻率的沉积技术。需要在减小的厚度(相对于物理气相沉积/CVD阻挡膜)下良好的阻挡台阶覆盖和较低的电阻率，以改善触点填充并降低接触电阻。

使用CVD技术来沉积导电材料是许多半导体制造工艺的组成部分。这些材料可用于水平互连件、相邻金属层之间的通孔、第一金属层与硅衬底上的器件之间的触点以及高纵横比特征。在传统的钨沉积工艺中，在沉积室中将衬底加热到预定的处理温度，并且将用作种子层或成核层的含钨材料薄层沉积。此后，将剩余的含钨材料(本体层)沉积在成核层上。通常，含钨材料是通过用氢(H2)还原六氟化钨(WF6)形成的。将含钨材料沉积在包括特征和场区的衬底的整个暴露表面区域上。

将含钨材料沉积到小的尤其是高纵横比的特征中可能导致在填充的特征内部形成接缝和空隙。大接缝可能导致高电阻、污染和填充材料的损耗以及以其他方式降低集成电路的性能。例如，在填充工艺之后，接缝可能会靠近场区延伸，然后在化学机械平坦化(CMP)期间打开。

发明内容

在一些方法示例中，一种用于衬底处理中的选择性抑制控制的方法包括提供衬底，该衬底包括具有特征内部和一个或多个特征开口的特征；在特征内部的表面上形成成核层；基于差异化抑制轮廓，在成核层的表面上选择性地形成非保形本体层，以留下由非保形本体层覆盖的成核层的区域，以及未覆盖的成核层的区域；在成核层的覆盖区域和未覆盖区域上选择性地形成抑制层；以及根据差异化抑制轮廓在特征中选择性地沉积钨。

在一些示例中，在特征内部的表面上形成的成核层是保形成核层。

在一些示例中，成核层的覆盖区域包括特征内部的上部区域。

在一些示例中，特征内部的上部区域对应于在保形成核层和抑制层之间形成的非保形本体层的外表面的边界。

在一些示例中，成核层的覆盖区域邻近特征的敞开的嘴部。

在一些示例中，在成核层的表面上选择性地形成非保形本体层包括在将抑制层施加到成核层的覆盖区域或未覆盖区域之前将本体层施加到成核层。