[发明专利]具有迟滞的模数转换器

权利要求书

1.一种电路，包括：

模数转换器即ADC，所述ADC具有ADC输出；

方向检测电路，所述方向检测电路具有方向检测电路输入和第一方向检测电路输出，所述第一方向检测电路输入耦合所述ADC输出；

加法器，所述加法器具有第一加法器输入和第二加法器输入以及加法器输出，所述第一加法器输入耦合到所述第一方向检测电路输出，并且所述第二加法器输入耦合到迟滞存储元件；

第一锁存器，所述第一锁存器具有第一锁存器输入和第一锁存器输出，所述第一锁存器输入耦合到所述加法器输出；以及

第一比较器，所述第一比较器具有第一比较器输入和第二比较器输入，所述第一比较器输入耦合到所述ADC输出，并且所述第二比较器输入耦合到所述第一锁存器输出。

2.根据权利要求1所述的电路，还包括：

耦合到所述第一比较器的多路复用器；以及

耦合到所述多路复用器的寄存器。

3.根据权利要求1所述的电路，其中所述第一锁存器具有第一时钟输入，所述电路还包括：

正沿检测电路，所述正沿检测电路具有正沿检测输入和正沿检测输出；

第一逻辑门，所述第一逻辑门具有第一逻辑门输入和第一逻辑门输出，所述第一逻辑门输入耦合到所述正沿检测输出，并且所述第一逻辑门输出耦合到所述第一时钟输入。

4.根据权利要求1所述的电路，还包括：

负沿检测电路，所述负沿检测电路具有负沿检测输入和负沿检测输出；

第二逻辑门，所述第二逻辑门具有第二逻辑门输入和第二逻辑门输出，所述第二逻辑门输入耦合所述负沿检测输出；以及

第二锁存器，所述第二锁存器具有第二时钟输入、第二锁存器输入和第二锁存器输出，所述第二锁存器输入耦合到所述加法器输出，并且所述第二时钟输入耦合到所述第二逻辑门输出；以及

第二比较器，所述第二比较器具有第三比较器输入和第四比较器输入，所述第三比较器输入耦合到所述ADC输出，并且所述第四比较器输入耦合到所述第二锁存器输出。

5.根据权利要求4所述的电路，其中所述第一比较器具有第一比较器输出并且其中所述第二比较器具有第二比较器输出，所述电路还包括第三逻辑门，所述第三逻辑门具有第三逻辑门输入和第四逻辑门输入，所述第三逻辑门输入耦合到所述第一比较器输出，并且所述第四逻辑门输入耦合到所述第二比较器输出。

6.一种电路，包括：

粗调控制电路，所述粗调控制电路被配置为基于输入参数生成输出电流；

电流模数转换器即电流ADC，所述电流ADC耦合到所述粗调控制电路的输出并且被配置为将来自所述粗调控制电路的所述输出电流转换成一系列数字码，所述电流ADC包括寄存器和迟滞电路，所述迟滞电路被配置为(a)确定所述一系列数字码中的第一数字码表示在与前面的数字码相同方向上变化，并将所述第一数字码存储在所述寄存器中，以及(b)确定所述一系列数字码中的第二数字码表示与前面的数字码的方向的变化，确定第二数字码与先前数字码相差小于迟滞值，并拒绝所述第二数字码；

脉冲宽度调制器即PWM，所述PWM耦合到所述迟滞电路的所述寄存器，所述PWM具有PWM输出；

第一晶体管，所述第一晶体管具有第一控制输入；

第二晶体管，所述第二晶体管具有第二控制输入；以及

驱动器，所述驱动器耦合在所述PWM输出与所述第一控制输入和所述第二控制输入之间。

7.根据权利要求6所述的电路，其中所述迟滞电路被配置为确定所述一系列数字码中的第三数字码表示与前面的数字码的方向的变化，确定所述第三数字码与先前数字码相差至少迟滞值，并将所述第三数字码存储在所述寄存器中。

8.根据权利要求6所述的电路，其中所述迟滞电路包括：

寄存器；以及

多路复用器，所述多路复用器具有第一输入、第二输入和第一输出，所述第一输入被配置为接收所述一系列数字码中的每个连续数字码，并且所述第一输出和所述第二输入耦合到所述寄存器。