[发明专利]具有双阱隔离的延伸漏极MOS

说明书

集成电路(100)包括延伸漏极MOS晶体管(105)。集成电路(100)的衬底(101)具有第一导电类型的下层(103)。延伸漏极MOS晶体管(105)的漏极阱(106)具有第一导电类型。漏极阱(106)通过具有相反的第二导电类型的漏极隔离阱(112)与下层(103)分开。延伸漏极MOS晶体管(105)的源极区(108)通过具有第二导电类型的体阱(113)与下层(103)分开。漏极隔离阱(112)和体阱(113)都接触下层(103)。漏极隔离阱(112)中的第二导电类型的平均掺杂剂密度小于体阱(113)中的第二导电类型的平均掺杂剂密度。

技术领域

本公开涉及集成电路领域。更具体地，本公开涉及集成电路中的延伸漏极金属氧化物半导体(MOS)晶体管。

背景技术

一些集成电路包括延伸漏极金属氧化物半导体(MOS)晶体管，其中漏极具有与下面的衬底相同的导电类型。漏极必须与衬底隔离，这涉及更多的工艺复杂性或增大的组件区域，或两者都有。在不降低晶体管性能和可靠性参数(诸如开态电流、关态电流、阈值和热载流子可靠性)的情况下提供隔离已被证明具有挑战性。

发明内容

本公开介绍集成电路，其包括位于集成电路的衬底中的下层上方的延伸漏极金属氧化物半导体(MOS)晶体管。延伸漏极MOS晶体管的漏极阱和下层都具有第一导电类型。漏极阱通过具有与第一导电类型相反的第二导电类型的漏极隔离阱与下层分开。延伸漏极MOS晶体管的源极区通过具有第二导电类型的体阱与下层分开。漏极隔离阱和体阱都接触下层。漏极隔离阱中的第二导电类型的平均掺杂剂密度小于体阱中的第二导电类型的平均掺杂剂密度。

附图说明

图1是包括具有双阱隔离的延伸漏极MOS晶体管的示例集成电路的横截面。

图2A到图2D是在示例形成方法的各阶段中描绘的包括具有双阱隔离的延伸漏极MOS晶体管的集成电路的横截面。

图3是包括具有双阱隔离的延伸漏极MOS晶体管的另一示例集成电路的横截面。

图4A到图4D是在另一示例形成方法的各阶段中描绘的包括具有双阱隔离的延伸漏极MOS晶体管的集成电路的横截面。

图5是包括具有双阱隔离的延伸漏极MOS晶体管的又一示例集成电路的横截面。

图6A到图6D是在又一示例形成方法的各阶段中描绘的包括具有双阱隔离的延伸漏极MOS晶体管的集成电路的横截面。

具体实施方式

参照附图描述本公开。附图不是按比例绘制的，且提供它们只是为了说明本公开。下面参考用于说明的示例应用描述本公开的几个方面。应当理解，阐述许多具体细节、关系和方法以提供对本公开的理解。本公开不受所说明的动作或事件的顺序的限制，因为一些动作可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，并非需要所有说明的动作或事件来实施根据本公开的方法。

此外，虽然本文说明的实施例中的一些以具有深度和宽度的各种区的二维视图示出，但应清楚地理解，这些区仅是实际上作为具有三维结构的器件的一部分的说明。因此，当在实际器件上制造时，这些区将具有三个维度，包括长度、宽度和深度。不旨在将本发明的有源器件限于所示的物理结构。包括这些结构以证明本发明对当前优选实施例的效用和应用。

集成电路具有衬底，该衬底带有具有第一导电类型的半导体材料的下层。集成电路包括位于下层上方的延伸漏极金属氧化物半导体(MOS)晶体管。延伸漏极MOS晶体管的漏极阱具有第一导电类型。漏极阱通过漏极隔离阱与下层分开，该漏极隔离阱接触漏极阱并接触下层。漏极隔离阱具有与第一导电类型相反的第二导电类型。延伸漏极MOS晶体管的源极区通过体阱与下层分开。体阱接触源极区和下层。体阱具有第二导电类型。漏极隔离阱中的第二导电类型的平均掺杂剂密度小于体阱中的第二导电类型的平均掺杂剂密度。