[发明专利]存储器阵列外围中的位串累加

说明书

描述存储器阵列外围中的位串累加。可利用控制电路系统(例如，处理装置)来控制存储器装置内使用位串的运算的进行。所述运算的结果可累加在所述存储器装置的存储器阵列外围的电路系统中。举例来说，多个读出放大器可耦合到存储器阵列和处理装置。所述多个读出放大器当中的读出放大器的数量可与所述阵列的行或列的数量相同。所述处理装置可配置成致使使用根据III型通用数格式或假定数格式格式化的一或多个位串的递归运算的进行。所述处理装置可进一步配置成致使表示所述递归运算的迭代的结果的所得位串累加在所述多个读出放大器中。

技术领域

本公开大体上涉及一种半导体存储器和方法，且更确切地说涉及用于存储器阵列外围中的位串累加的设备、系统和方法。

背景技术

存储器装置通常作为计算机或其它电子系统中的内部、半导体、集成电路提供。存在许多不同类型的存储器，包括易失性和非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包括随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随机存取存储器(TRAM)等等。非易失性存储器可通过在未供电时保持所存储数据来提供永久数据，且可包括NAND快闪存储器、NOR快闪存储器和电阻可变存储器，如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)和磁阻随机存取存储器(MRAM)，如自旋力矩转移随机存取存储器(STT RAM)等等。

存储器装置可耦合到主机(例如主机计算装置)以存储数据、命令和/或指令以在操作计算机或电子系统时供主机使用。举例来说，可在计算或其它电子系统的操作期间在主机与存储器装置之间传送数据、命令和/或指令。

发明内容

在一个方面中，本公开提供一种设备，其包含：多个读出放大器，其位于存储器阵列的外围区域中，所述存储器阵列包含与所述多个读出放大器的读出放大器的数量相同数量的行或列；以及控制电路系统，其包含耦合到所述多个读出放大器和所述存储器阵列的存储器阵列处理装置和存储器资源，其中所述处理装置配置成：致使一或多个位串从所述存储器阵列写入到所述存储器资源；致使使用写入到所述存储器资源的所述一或多个位串进行递归运算的第一迭代，其中所述一或多个位串根据III型通用数格式或假定数格式格式化；致使表示所述递归运算的所述第一迭代的结果的第一所得位串累加在所述多个读出放大器中；确定是否使用写入到所述存储器资源的所述一或多个位串或存储在所述存储器阵列中的一或多个位串进行所述递归运算的第二迭代；致使使用写入到所述存储器资源的所述一或多个位串或存储在所述存储器阵列中的所述一或多个位串的所述递归运算的第二迭代的进行；以及致使表示所述递归运算的所述第二迭代的结果的第二所得位串累加在所述多个读出放大器中。

在另一方面中，本公开提供一种方法，其包含：通过存储器阵列外部的控制电路系统检索用于递归运算的进行的第一位串和第二位串，其中所述第一位串和所述第二位串以通用数格式格式化；通过所述控制电路系统进行使用所述第一位串和所述第二位串的第一运算；将所述第一运算的准确结果存储在所述存储器阵列的外围电路系统中；通过所述控制电路系统确定是否使用所述第一运算的所述结果和所述第二位串或所述第一运算的所述结果和存储在所述存储器阵列中的位串进行第二运算；使用所述第一运算的所述结果和所述第二位串或所述第一运算的所述结果和存储在所述存储器阵列中的所述位串进行所述第二运算；以及将所述第二运算的准确结果存储在所述外围电路系统中。