[发明专利]计算加速的堆叠的存储器

权利要求书

1.一种集成电路，包括：

一个或多个逻辑层的集合，用于在所述集成电路与一组堆叠的存储器设备堆叠时，对接到所述一组堆叠的存储器设备；

一个或多个逻辑层的所述集合包括：

处理元件的联接链，其中所述联接链中的处理元件用以独立地计算作为接收的数据的函数的部分结果、存储部分结果并将部分结果直接传递到处理元件的所述联接链中的下一个处理元件。

2.根据权利要求1所述的集成电路，其中处理元件的所述联接链包括输入处理元件，所述输入处理元件用以从至处理元件的所述联接链的输入接口接收数据。

3.根据权利要求2所述的集成电路，其中处理元件的所述联接链包括输出处理元件，所述输出处理元件用以将结果传递到处理元件的所述联接链的输出接口。

4.根据权利要求3所述的集成电路，其中在所述集成电路与所述一组堆叠的存储器设备堆叠时形成处理系统。

5.根据权利要求4所述的集成电路，其中一个或多个逻辑层的所述集合还包括：

所述集成电路的位于中央的区域，包括全局输入和输出电路装置，所述全局输入和输出电路装置用以对接所述处理系统和所述外部处理系统。

6.根据权利要求5所述的集成电路，其中一个或多个逻辑层的所述集合还包括：

第一分级缓冲器，联接在所述全局输入和输出电路装置与处理元件的所述联接链之间，用以与以下至少一项传输数据：所述输入处理元件和所述输出处理元件。

7.根据权利要求6所述的集成电路，其中一个或多个逻辑层的所述集合还包括：

处理元件的多个联接链和多个分级缓冲器，所述多个分级缓冲器中的相应分级缓冲器联接在所述全局输入和输出电路装置与处理元件的所述多个联接链中的对应一个联接链之间，用以与以下至少一项传输数据：所述多个联接链的处理元件中的对应一个联接链的相应输入处理元件和相应输出处理元件。

8.一种集成电路，被配置为附接到存储器设备的堆叠并且对接存储器设备的堆叠，所述集成电路包括：

第一组处理元件，以第一链式拓扑连接，其中所述第一链式拓扑中的处理元件用以使用接收到的数据独立地计算部分结果、存储部分结果并且将部分结果直接传递到所述第一链式拓扑中的下一个元件。

9.根据权利要求8所述的集成电路，其中所述第一链式拓扑包括第一输入处理元件，所述第一输入处理元件用以从所述第一链式拓扑的第一输入接口接收数据。

10.根据权利要求9所述的集成电路，其中所述第一链式拓扑包括第一输出处理元件，所述第一输出处理元件用以将结果传递到所述第一链式拓扑的第一输出接口。

11.根据权利要求10所述的集成电路，其中所述第一输入处理元件和所述第一输出处理元件是相同的处理元件。

12.根据权利要求10所述的集成电路，所述集成电路还包括：

所述集成电路的位于中央的区域，包括全局输入和输出电路装置，所述全局输入和输出电路装置用以对接所述处理系统和所述外部处理系统。

13.根据权利要求12所述的集成电路，还包括：

第一分级缓冲器，联接在所述第一输入接口、所述第一输出接口和所述全局输入和输出电路装置之间。