[发明专利]计算加速的堆叠的存储器

说明书

一种集成电路，集成电路包括一个或多个逻辑层的集合，当集成电路与该组堆叠的存储器件堆叠在组件中时，一个或多个逻辑层的集合电联接到一组堆叠的存储器设备。一个或多个逻辑层的集合包括处理元件的联接链。所述联接链中的处理元件可以根据接收的数据独立地计算部分结果，存储部分结果，并将部分结果直接传递到实施处理元件的联接链中的下一个处理元件。链中的处理元件可以包括允许直接访问堆叠中的一个或多个DRAM上的存储器组的接口。这些接口可以经由不用于全局I/O的TSV访问DRAM存储器组。这些接口允许处理元件更直接地访问DRAM中的数据。

附图说明

图1A至图1B示出用于链式处理元件的示例布局。

图1C示出第一示例处理元件。

图1D示出处理元件的第一示例处理节点。

图1E示出第二示例处理元件。

图1F示出处理元件的示例激活处理节点。

图1G示出处理元件的灵活处理节点

图2示出具有环形总线的示例高带宽存储器(HBM)可兼容处理裸片。

图3示出关于HBM可兼容分级缓冲器的进一步细节。

图4A至图4B示出示例HBM可兼容处理组件。

图5A至图5B示出示例HBM可兼容系统配置的框图。

图6A至图6C示出示例HBM可兼容组件的截面图。

图7示出用于具有硅通孔(TSV)以访问DRAM组的链式处理元件的示例布局。

图8是与至少一个DRAM裸片堆叠的示例链式处理元件裸片的等轴测图。

图9A至图9B示出可堆叠DRAM裸片的示例截面。

图9C示出可堆叠基体裸片的示例截面。

图9D示出可堆叠逻辑/处理裸片的示例截面。

图9E示出示例堆叠DRAM组件。

图9F示出与添加的逻辑/处理裸片可兼容的堆叠DRAM组件。

图9G示出具有添加的逻辑/处理裸片的堆叠DRAM组件。

图9H示出可堆叠TSV再分布裸片的示例截面。

图9I示出使用TSV再分布裸片将逻辑/处理裸片TSV连接到DRAM裸片TSV的堆叠DRAM组件。

图10示出示例处理模块。

图11A至图11B示出地址位的示例分布以适应联接到HBM信道的处理链。

图12是处理系统的框图。

具体实施方式

在实施例中，一个或多个动态随机存取存储器(DRAM)裸片的互连堆叠具有基体逻辑裸片和一个或多个定制逻辑或处理器裸片。定制裸片可以作为最后的步骤进行附接，并且通过共同的硅通孔(TSV)连接与DRAM裸片垂直互连，所述硅通孔连接在整个堆叠中传输数据和控制信号。基体裸片上的电路可以通过到外部处理器和/或电路的接口发送和接收数据和控制信号。基体裸片上的检测器电路可以(至少)检测逻辑裸片的存在，如果逻辑裸片存在，则通过选择性地禁用数据和控制信号的外部接收和/或传输进行响应，以及如果不存在，则启用外部接收和/或传输。检测器电路还可以基于来自SoC或它所连接到的系统的信息自适应地启用和禁用数据的外部接收和/或传输。位于基体裸片或逻辑裸片上的逻辑电路可以经由数据和控制TSV而选择性地管理对堆叠中的存储器数据的访问。