[发明专利]存储器装置锁存器电路系统

说明书

锁存器电路系统(13)配置成锁存用于存储器装置(10)中的数据。所述锁存器电路系统(13)包括各自配置成存储所述数据的位的锁存器单元(52)。所述锁存器电路系统(13)还包括耦合到所述锁存器单元(52)的第一侧的数据线(72)和耦合到所述锁存器单元(52)的第二侧的数据假线(68)。所述锁存器电路系统(13)还包括写入驱动器(55)，所述写入驱动器包括：输入(67)，其配置成接收待存储于所述锁存器单元(52)中的所述数据；以及一对反相器(66、70)，其耦合到所述输入(67)且配置成将数据信号输出到所述锁存器单元(52)的第一侧。所述锁存器电路系统(13)还包括反相器(112)，所述反相器耦合到所述输入且配置成产生到所述锁存器单元(52)的第二侧的数据假信号。用于产生所述数据假信号的所述数据不穿过所述一对反相器(66、70)。

技术领域

本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及使用存储器装置的锁存器电路系统。

背景技术

半导体装置(例如存储器装置)可锁存单元以存储数据。举例来说，六晶体管(6T)静态随机存取存储器(SRAM)可用作锁存器单元。6T SRAM和/或其它合适的电路系统可用于局部冗余熔丝锁存器作为减小锁存器区域的占据面积和裸片大小的方法。然而，这些紧凑型锁存器单元可能易受在多个单元写入期间产生的噪声(例如，在存储器装置的通电期间的复位)的影响，从而导致单元中的一或多个中的潜在数据损坏。

本公开的实施例可针对于上文所阐述的问题中的一或多个。

附图说明

图1为根据本公开的实施例的说明包括具有一或多个锁存器单元的锁存器电路系统的存储器装置的某些特征的简化框图；

图2为根据本公开的实施例的每一锁存器单元具有两个反相器的图1的锁存器电路系统的示意图；

图3为根据本公开的实施例的具有各自使用晶体管对实施的反相器的图2的锁存器单元的示意图；

图4为根据本公开的实施例的用于图2的锁存器电路系统中的信号的曲线图；

图5为根据本公开的实施例的图1的锁存器电路系统的示意图；

图6为根据本公开的实施例的具有使用产生电路系统来辅助对锁存器电路系统的写入的写入功率辅助的图4的锁存器电路系统的示意图；

图7为根据本公开的实施例的图6的产生电路系统的示意图；

图8为根据本公开的实施例的图6的产生电路系统的一部分的示意图；以及

图9为根据本公开的实施例的图6的锁存器电路系统中的信号的曲线图。

具体实施方式

下文将描述一或多个特定实施例。为了提供对这些实施例的简洁描述，不在说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发过程中，如在任何工程或设计项目中一样，必须制定大量实施方案特定的决策以实现开发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可从一个实施方案到另一实施方案变化。此外，应了解，这种开发工作可能是复杂且耗时的，但对于受益于本公开的一般技术人员来说，这些都是设计、构造和制造中的常规任务。