[发明专利]用于蚀刻临界尺寸控制的非共形高选择性膜

说明书

说明一种在半导体装置中用于蚀刻方法的非共形、高选择性衬垫。一种方法包括在基板上形成膜堆叠；蚀刻膜堆叠以形成开口；在开口中沉积非共形衬垫；从开口的底部蚀刻非共形衬垫；以及相对于非共形衬垫选择性蚀刻膜堆叠以形成逻辑或存储器孔洞。非共形衬垫包括硼、碳或氮中的一者或多者。

技术领域

本公开内容的实施例总体涉及在半导体装置中于蚀刻工艺期间用于形成保护层的沉积方法。更具体而言，本公开内容的实施例涉及在半导体装置中用于蚀刻工艺的非共形、高度选择性衬垫。

背景技术

半导体技术以快速的节奏发展，且随着先进技术装置尺寸已缩小以提供更快的每单位空间的处理和存储。随着半导体技术的发展，市场需要每单位面积具有越来越多结构的越来越小的芯片。在小型化方面已取得许多进步的一种类别的装置为存储器装置。

存储器区段的两种支柱为NAND闪存及DRAM。DRAM为动态、易失性且非常快，使其良好地适合用于短期系统存储器。相反地，NAND闪存为非易失性，意味着其具有良好的保留且可良好作用于长期存储。随着需求持续增长，此两种存储器类型的主要目标为更高的速度、更高的密度、以及更低的位成本。

DRAM继续扩展至更小单元设计。此尺寸缩小驱动引入多重图案化技术。平面NAND亦面临规模限制，且最终改变路线朝垂直方向移动。此垂直整合对3D NAND装置放宽了平版印刷要求，且取代地迁移最复杂的工艺挑战至沉积及蚀刻。随着更高密度需求的增加，在NAND装置中通常方式已成为堆叠更多层。然而，额外的层导致更厚的堆叠，这是归因于增加的深宽比而增加蚀刻的困难性。

主要结构通过交替膜沉积而建立，接着通过整个堆叠完成高深宽比蚀刻。在3DNAND中蚀刻新的节点采取甚至更高垂直堆叠的工艺。高深宽比结构具有独特工艺控制要求，这是因为通道的深度为微米量级，具有埃等级的精确度要求。

V-NAND或3D-NAND结构已在闪存应用中使用。V-NAND装置为垂直堆叠的NAND结构，具有安排在模块中的大量单元。在字符线形成之前，基板为层状的氧化堆叠。存储器串形成于垂直通过层状氧化及氮化(ON)堆叠的间隙或狭缝中。

随着ON对及层级的数量增加以达成高容量，诸如存储器孔洞或狭缝之类的特征的深宽比大幅增加(20)。结果，此高深宽比结构的蚀刻变得更加具挑战性。弓曲临界尺寸(CD)及差量临界尺寸(CD)常常超出设计规格。蚀刻工具的硬件及工艺的发展可能不够快以解决此等问题。

因此，本领域中需要一种蚀刻的方法以用于保护半导体装置的侧壁，使得弓曲临界尺寸(CD)大幅减少。目前工艺使用共形原子层沉积/分子层沉积/炉(ALD/MLD/炉)工艺任一者以沉积碳/硼/铝氧化物(C/BN/Al₂O₃)或碳(C)衬垫，或使用化学气相沉积(CVD)以沉积碳/碳化钨(C/WC)衬垫。

发明内容

本公开内容的一个或多个实施例针对蚀刻膜堆叠的方法。所述方法包括在基板上形成膜堆叠，膜堆叠包括氧化材料和氮化材料的多个交替层，且膜堆叠具有堆叠厚度；蚀刻膜堆叠至第一深度，以形成具有至少一个侧壁和底部的开口，第一深度小于堆叠厚度；在开口的至少一个侧壁和底部上沉积非共形衬垫，在开口的底部上的非共形衬垫具有厚度，所述厚度小于在开口的至少一个侧壁上的非共形衬垫的厚度；从开口的底部蚀刻非共形衬垫；相对于非共形衬垫选择性蚀刻膜堆叠至第二深度，以形成孔洞；以及移除非共形衬垫。