[发明专利]用于在数字和模拟之间转换信号的电路

说明书

本发明涉及用于在数字和模拟之间转换信号的电路。根据本发明的方面，该电路包括：处理器，被配置为提供或使用同步时钟信号；转换器，被配置为使用转换器时钟信号在数字和模拟之间转换数据；相位比较器，其中相位比较器被配置为确定同步时钟信号和转换器时钟信号之间的相位关系；数字信号处理器，耦接到相位比较器以接收关于相位关系的信息，其中数字信号处理器被配置为根据相位关系对在处理器和转换器之间交换的信号数据施加延迟，其中同步时钟信号与转换器时钟信号之间存在预定的频率关系。

技术领域

本发明涉及一种用于在数字和模拟之间转换信号的电路、一种用于测试被测器件的测试装置以及一种用于在数字和模拟之间转换信号的方法。

背景技术

随着现有器件的运转率增加，以生产规模的数量评估此类器件的性能的挑战变得越来越困难。测试高速器件的传统模式似乎存在一个困难，这种模式在较高频率下往往反映被测器件(DUT)和测试硬件的综合性能，而不是DUT单独的性能。

在GHz(千兆赫)频率范围内测试高速和高性能器件时，关于传统自动测试设备(ATE)性能的限制因素越来越多地由作为测试硬件的一部分的模数转换器(ADC)和数模转换器(DAC)的激励和转换(采样)时钟信号中的抖动确定。抖动是周期性信号的时间变化，通常与参考时钟源有关。可以在诸如连续脉冲的频率或周期性信号的相位之类的特性中观察到抖动。然而，关于ATE的性能，常见的假设是限制效应仅由转换时钟中的抖动引起。因此，通常消耗高成本和高开发努力来提供超低抖动时钟，例如，通过开发结合复杂锁相环(PLL)架构的低抖动时钟发生器。

最近，生产了在固定采样率下连续运行的ADC和DAC。也就是说，当ADC和DAC在连续模式下使用时，转换器采样率通过PLL锁定到数据速率。用于转换信号的所有频率通常都是已知的，因此，可以使用数字信号处理器(DPS)从任意用户数据速率转换为转换器速率。在突发模式下也可以这样做，例如图8所示。但是，需要在每次测量之前设置PLL以对齐时钟时序，如图9所示。也就是说，需要在子转换器速率分辨率中实现精确的突发时序。

用于转换信号的常规电路(例如作为图的图7所示的电路)每个通道需要一个PLL。PLL的最简单配置包括相位比较器、环路滤波器和压控振荡器；然而，一般来说，PLL需要特殊且昂贵的外部组件。此外，低抖动PLL无法集成在CMOS工艺上，因此PLL消耗大量板空间。每次突发之前PLL稳定所需的时间也是ATE上的问题，其中测试通常包括大量相对较短的突发。

因此，本发明的目的是提供一种用于以突发模式转换信号的电路的改进概念。

该目的通过根据权利要求1的用于在数字和模拟之间转换信号的电路、根据权利要求15的用于测试被测器件的测试装置和根据权利要求18的用于在数字和模拟之间转换信号的方法来解决。

本发明的一些实施例还提供了一种用于执行本发明方法的步骤的计算机程序。

发明内容