[发明专利]三维存储器阵列中变化的沟道宽度

说明书

公开了一种包括变化宽度沟道(110a)的存储器阵列(100)。阵列(100)包括多条WL(106)，多条WL(106)在层上方，其中，层可以是存储器阵列(100)的选择栅极源极SGS(116)或用于将阵列(100)的第一层面(102a)与阵列(100)的第二层面(102b)隔离的隔离层(130a)。沟道(110a)延伸穿过多条字线(106)并且至少部分地穿过该层。沟道(110a)包括第一区域(113na、113nb)和第二区域(111wa、111wb)。沟道(110a)的第一区域(113na、113nb)具有与沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)相差至少1nm的第一宽度(D2)。第一区域(113na、113nb)延伸穿过多条字线(106)，并且第二区域(111wa、111wb)延伸穿过多条字线(106)下面的层的至少一部分。第一宽度(D2)比沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)小至少1nm。

背景技术

三维(3D)存储器在过去几年中变得越来越流行。3D存储器的示例包括3D NAND存储器，其中存储器单元被垂直堆叠在多层中。与例如二维(2D)存储器阵列相比，3D存储器阵列以较低的每位存储的成本实现高密度的存储器单元。通过在存储器阵列中包括多个存储器层面(decks)和/或每层面包括更多数量的交替层(或层级(tier))，3D NAND存储器阵列正在(垂直地)放大。一个层级包括一对交替层(字线层和电介质电层)，并且是存储器阵列中的存储器单元的基本构建块。然而，如本文中进而论述的，存在与3D NAND存储器阵列的这种垂直放大相关联的若干不可忽视的问题。

附图说明

图1示出了根据本公开内容的一些实施例的包括多个存储器层面的存储器阵列的截面图，其中与存储器阵列的存储器层面相关联的沟道在沟道的长度上具有变化的宽度。

图2A示出了根据本公开内容的一些实施例的包括多个存储器层面的存储器阵列的截面图，其中与存储器阵列的存储器层面相关联的沟道在沟道的长度上具有变化的宽度，并且其中沟道的宽区域与窄区域之间的界面与存储器阵列的选择栅极源极(SGS)横向相邻。

图2B示出了根据本公开内容的一些实施例的包括单个存储器层面的存储器阵列的截面图，其中与存储器层面相关联的沟道在沟道的长度上具有变化的宽度，并且其中沟道的宽区域与窄区域之间的界面与存储器阵列的选择栅极源极(SGS)横向相邻。

图3A、图3B、图3C、图3C1、图3D、图3D1、图3D2、图3D3、图3E、图3F、图3G、图3H、图3I、图3J、图3K和图3L共同示出了根据本公开内容的一些实施例的用于形成三维(3D)存储器阵列的方法，其中沟道具有沿着沟道长度变化的厚度。

图4示出了根据本公开内容的一个或多个实施例的利用本文公开的存储器结构实施的示例计算系统。

具体实施方式

本文公开了一种三维(3D)存储器阵列结构，其包括沿着存储器柱的长度变化的沟道宽度。例如，3D存储器阵列结构包括布置在垂直堆叠体中的两个或更多个层面，每个层面包括交替的字线(WL)和电介质层。对于存储器阵列结构的最下层面，对应WL和电介质层的最下WL或最下电介质层在选择栅极源极(SGS)上。对于中间级或顶级层面，对应WL和电介质层的最下WL或最下电介质层在对应的隔离区域上。每个层面包括垂直延伸穿过层面的WL和电介质层的对应的存储器柱。每个柱包括沿着柱的长度形成的薄掺杂中空沟道(DHC)。在一些实施例中，沟道沿着柱的长度具有变化的宽度。例如，具有相对较小宽度的沟道的窄区域与WL相邻；并且具有相对较大宽度的沟道的宽区域与SGS相邻(例如，在最下存储器层面的情况下)或与隔离区域(例如，在中间级或顶级存储器层面的情况下)相邻。在一些这样的示例实施例中，并且如将在本文中进一步详细讨论的，以这种方式改变沟道的宽度促进了垂直放大(例如，增加存储器阵列中的层面的数量和/或每层面的层级数量)，而不损害或牺牲存储器阵列的擦除性能和/或单元静电性能。根据本公开内容，许多变化和实施例将是显而易见的。

总体概述