[发明专利]用于同步动态随机存取内存的控制模块及其控制方法

权利要求书

1.一种用于一同步动态随机存取内存SDRAM的控制方法，其特征在于，包含：

控制该SDRAM自一总线数据存取模式切换至一动态引脚DPIN操作模式；

于该DPIN模式设定至少一暂存器的数值；以及

根据该至少一暂存器的数值控制该SDRAM。

2.如权利要求1所述的控制方法，其特征在于，该至少一暂存器包含一第一暂存器，该第一暂存器的数值相应于该SDRAM的绑定指令相关的时钟致能引脚，根据该至少一暂存器的数值控制该SDRAM的步骤还包含：

触发一DPIN操作，以根据该第一暂存器的数值控制该SDRAM。

3.如权利要求1所述的控制方法，其特征在于，该至少一暂存器包含一第一暂存器以及一第二暂存器，该第一暂存器的数值相应于该SDRAM的绑定指令相关的时钟致能引脚、重置引脚以及晶粒上终端引脚，该第二暂存器的数值相应于该SDRAM的同步指令相关引脚，根据该至少一暂存器的数值控制该SDRAM的步骤还包含：

触发一DPIN操作，以根据该第一暂存器以及该第二暂存器的数值控制该SDRAM。

4.如权利要求3所述的控制方法，其特征在于，该至少一暂存器还包含一第三暂存器，触发该DPIN操作的步骤还包含：

触发该DPIN操作，以根据该第一暂存器以及该第二暂存器的数值控制该SDRAM，并将该第三暂存器的数值写入至该SDRAM。

5.如权利要求3所述的控制方法，其特征在于，该至少一暂存器还包含一第三暂存器，触发该DPIN操作的步骤还包含：

触发该DPIN操作，以根据该第一暂存器以及该第二暂存器的数值控制该SDRAM，并将自该SDRAM读取的数值储存至该第三暂存器。

6.一种用于一同步动态随机存取内存SDRAM的控制模块，其特征在于，包含：

至少一暂存器，与该SDRAM电性连接；

一控制器，与该SDRAM以及该至少一暂存器电性连接，用以：

控制该SDRAM自一总线数据存取模式切换至一动态引脚DPIN操作模式；

于该DPIN操作模式设定该至少一暂存器的数值；以及

根据该至少一暂存器的数值控制该SDRAM。

7.如权利要求6所述的控制模块，其特征在于，该至少一暂存器包含一第一暂存器以及一第二暂存器，该第一暂存器的数值相应于该SDRAM的绑定指令相关的时钟致能引脚、重置引脚以及晶粒上终端引脚，该第二暂存器的数值相应于该SDRAM的同步指令相关引脚，该控制器还用以：

触发一DPIN操作，根据该第一暂存器以及该第二暂存器的数值控制该SDRAM。

8.如权利要求7所述的控制模块，其特征在于，该至少一暂存器还包含一第三暂存器，该控制器还用以：

触发该DPIN操作，将该第三暂存器的数值写入至该SDRAM。

9.如权利要求7所述的控制模块，其特征在于，该至少一暂存器还包含一第三暂存器，该控制器还用以：

触发该DPIN操作，将自该SDRAM读取的数值储存至该第三暂存器。

10.如权利要求6所述的控制模块，其特征在于，该至少一暂存器包含一第一暂存器以及一第二暂存器，该第一暂存器的数值相应于该SDRAM的绑定指令相关的至少一引脚，该至少一引脚不包含时钟致能引脚、重置引脚以及晶粒上终端引脚，该第二暂存器的数值相应于该SDRAM的同步指令相关引脚，该控制器还用以：

触发一DPIN操作，根据该第二暂存器的数值控制该SDRAM。