[发明专利]半导体器件的形成方法

说明书

本发明提供一种半导体器件的形成方法，通过先获取第一刻蚀工艺的刻蚀时间，并根据所述第一刻蚀工艺的刻蚀时间及第二栅绝缘层与位于所述第二栅绝缘层上的侧墙层两者的总厚度可以准确的得到刻蚀速率，从而无需停机测试刻蚀机台的刻蚀速率，进而根据所述刻蚀速率及剩余的所述第一栅绝缘层中需去除的部分的厚度能够有效的得到第二刻蚀工艺的刻蚀时间，由此，在执行第二刻蚀工艺时，可以准确的控制所述第二刻蚀工艺的刻蚀时间，从而可以使所述第一栅绝缘层的厚度减小至目标厚度，提高器件的性能。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。

背景技术

半导体器件如金属氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-Effect Transistor, MOSFET）通常包括衬底、位于所述的衬底上的栅极、位于所述栅极与所述衬底之间的栅绝缘层，以及位于所述栅极侧壁上的栅极侧墙，其中，所述栅绝缘层可以将所述栅极与所述衬底隔离，所述侧墙一方面可以保护栅极，另一方面可以防止大剂量的源极和漏极注入过于接近导电沟道以至于可能发生源漏之间的导通。通常情况下，对所述栅绝缘层的厚度具有一定的要求，以使所述栅绝缘层具有良好的隔离性能。在半导体器件的形成方法中，如何控制刻蚀的工艺参数以形成满足要求的侧墙和栅绝缘层是至关重要的。

现有的半导体器件的形成方法通常包括如下步骤：步骤一，提供一半导体衬底，所述半导体衬底上依次形成有栅绝缘层和栅极，所述栅极覆盖部分所述栅绝缘层；步骤二，形成侧墙层，所述侧墙层覆盖所述栅极及所述栅绝缘层；步骤三，刻蚀所述侧墙层；步骤四，计算栅绝缘层的刻蚀时间T，并对栅绝缘层进行T时间的刻蚀，以使所述栅绝缘层的厚度减小至目标厚度。在上述步骤中，在执行步骤四计算所述时间T之前，还包括收集已完成上述步骤的四片半导体衬底上剩余的栅绝缘层的厚度，以得到第一厚度、第二厚度、第三厚度和第四厚度（第一厚度＞第二厚度＞第三厚度＞第四厚度）。进一步的，上述步骤四中的栅绝缘层的刻蚀时间T通过如下公式得到：T=[(Q₂+Q₃)/2-t₁]/V+t₂，其中，Q₂表示为第二厚度，Q₃表示为第三厚度，t₁表示为栅绝缘层的目标厚度，V表示为刻蚀速率，t₂表示为收集的已完成上述步骤的四片半导体衬底在执行刻蚀栅氧化层这一步骤时的刻蚀平均时间（已完成上述步骤的四片半导体衬底在执行刻蚀栅氧化层这一步骤时的刻蚀时间的和值，与半导体衬底的数量的比值）。其中，在上述方法中获取刻蚀速率V时，首先，在一测试片上形成测试栅绝缘层；然后，对所述测试栅绝缘层进行t时间的刻蚀，以去除部分厚度的所述测试栅绝缘层；接着，根据所述测试栅绝缘层被去除的部分的厚度及所述时间t得到刻蚀速率。

但研究发现，上述方法存在以下问题：（1）刻蚀机台的累计工作时间的变化会影响刻蚀机台的刻蚀速率，导致刻蚀机台的刻蚀速率发生变化，即导致刻蚀机台的刻蚀速率不是固定值，由此导致通过测试片得到的刻蚀速率与刻蚀机台的实时刻蚀速率不符，因此，无法有效的获得刻蚀速率，从而导致无法及时的根据刻蚀机台的刻蚀速率调整栅绝缘层的刻蚀时间T，进而导致栅绝缘层被刻蚀过多或者过少，使得栅绝缘层的厚度大于或者小于目标厚度，即使得栅绝缘层的厚度无法达到目标厚度，从而影响器件的性能。（2）后续调整栅氧化层的刻蚀时间时，需要使刻蚀机台停止作业，然后通过测试片重新测试机台的刻蚀速率，由此才能够根据刻蚀机台的刻蚀速率得到调整的栅氧化层的刻蚀时间，从而根据调整的栅氧化层的刻蚀时间刻蚀栅氧化层。

发明内容

本发明的目的在于提供一种半导体器件的形成方法，以解决现有的半导体器件的形成方法中无法有效的获得刻蚀速率，从而导致栅绝缘层的厚度无法达到目标厚度的问题。

本发明的另一目的在于，解决在现有的半导体器件的形成方法中，在调整栅氧化层的刻蚀时间时，需要使刻蚀机台停止作业的问题。