[发明专利]驱动电路

说明书

本申请提供一种驱动电路，包括：驱动单元、预驱动模块和阻值选择电路。所述驱动单元的上拉电阻可调节；所述预驱动模块与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；所述阻值选择电路与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。本申请的驱动电路可以提高DRAM数据读写的速度、完整性和准确性。

技术领域

本申请涉及半导体技术，尤其涉及一种驱动电路。

背景技术

在动态随机存储器(Dynamic Random Access Memory，简称DRAM)的使用中，数据读写的速度、完整性和准确性一直是评判DRAM性能的重要指标，而决定DRAM数据读写的速度、完整性和准确性的一个很重要的因素，就是DRAM芯片中驱动电路的阻值。该DRAM芯片中的驱动电路和DRAM控制器芯片(DRAM Controller)电连接和进行信号交互，该驱动电路的输出阻抗可以影响该数据从DRAM芯片到DRAM控制器芯片的信号的速度、完整性和准确性，该驱动电路的终端电阻可以影响从DRAM控制器芯片传输到DRAM芯片的信号的速度、完整性和准确性。

当对DRAM芯片进行读取操作时，要求DRAM芯片中的驱动电路的输出阻抗与DRAM控制器芯片的终端电阻匹配，当对DRAM芯片进行写入操作时，要求DRAM控制器芯片中的输出阻抗与DRAM芯片中的终端电阻匹配。随着DRAM的工作频率越来越高，如何对DRAM的驱动电路的电阻进行调节，以提高DRAM芯片与DRAM控制器芯片之间交互数据信号的速度、完整性和准确性，仍然是亟待解决的问题。

发明内容

本申请提供一种驱动电路，用以提高DRAM芯片与DRAM控制器芯片之间交互数据信号的速度、完整性和准确性。

一种驱动电路，包括：

驱动单元，所述驱动单元的上拉电阻可调节；

预驱动模块，与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；

阻值选择电路，与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。

其中一个实施例中，当所述阻值选择电路输出第一编码时，每个所述驱动单元的上拉电阻小于第三电阻；当所述阻值选择电路输出第二编码时，每个所述驱动单元的上拉电阻大于第三电阻；所述第三电阻的阻值为预设电阻值。

其中一个实施例中，所述驱动单元包括第一上拉晶体管和第一下拉晶体管，所述M个所述驱动单元的第一上拉晶体管的第一端均连接于电源端，所述M个所述驱动单元的第一上拉晶体管的第二端均连接于输入输出端，所述M个所述驱动单元的第一下拉晶体管的第一端均连接于所述输入输出端，所述M个所述驱动单元的第一下拉晶体管的第二端均连接于接地端。

其中一个实施例中，每个所述驱动单元的所述第一上拉晶体管由N个第一晶体管组成，N个所述第一晶体管的第一端均连接于所述电源端，N个所述第一晶体管的第二端均连接于所述输入输出端；每个所述驱动单元的所述第一下拉晶体管由N个第二晶体管组成，N个所述第二晶体管的第一端均连接于所述输入输出端，N个所述第二晶体管的第二端均连接于所述接地端；所述N为大于1的整数。

其中一个实施例中，所述驱动控制信号为M组，每组为N位，所述M组的驱动控制信号与所述M个的驱动单元一一对应，所述N位的驱动控制信号与所述N个的第一晶体管一一对应；每一位所述驱动控制信号连接于对应的第一晶体管的控制端。

其中一个实施例中，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

其中一个实施例中，所述第一晶体管与所述第二晶体管均为N型晶体管。