[发明专利]半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，半导体器件包括：半导体衬底，所述半导体衬底内具有浅沟槽及所述浅沟槽限定的有源区，在沿预设方向上，所述浅沟槽具有交替排布的第一区域及第二区域，所述第一区域的宽度大于所述第二区域的宽度；浅沟槽隔离结构，填充在所述浅沟槽内，在所述第一区域，所述浅沟槽隔离结构至少包括依次设置的第一填充层及第二填充层，其中，所述第二填充层为低K介质层，在所述第二区域，所述浅沟槽隔离结构至少包括所述第一填充层。本发明优点是，利用第二填充层(低K介质材料)的隔离作用而阻挡电子的流通，从而避免了寄生电容的产生，从而避免了漏电流的产生，大大提高了半导体器件的电学性能，提高半导体器件的良率。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体的高度集成，越来越先进的制程应用到半导体制作的过程中。随着摩尔定律向1Xnm级别的演进，要求有源区的排布更加密集。新型的3*2 结构通过有源区的交错排布，使得存储单元的布局更接近最密堆积。但也正是这种有源区交错排布的布局方式导致在一设定方向上字线(WL)会周期性地经过两个有源区之间的区域。图1为现有的半导体器件的有源区及字线的分布示意图，请参阅图1，在设定方向D方向(即字线10的延伸方向)上，所述字线10周期性地经过两个有源区11之间的区域A。经过区域A的字线称为通过字线(Passing WL)。随着排布密集度的增加，字线之间的距离也越来越小，当一个字线开启时，除了会对所经过的有源区产生影响外，在通过字线的位置 (即区域A)还会与旁边的有源区上未开启的字线之间诱导形成PN结，产生寄生电容，从而引起结漏电(junctionleakage)，进而导致产品良率的降低。

因此，亟需一种新的半导体器件，以减少或消除结漏电，提高半导体器件良率。

发明内容

本发明所要解决的技术问题是，提供一种半导体器件及其制造方法。

为了解决上述技术问题，本发明提供一种半导体器件，其包括：半导体衬底，所述半导体衬底内具有浅沟槽及所述浅沟槽限定的有源区，在沿预设方向上，所述浅沟槽具有交替排布的第一区域及第二区域，所述第一区域的宽度大于所述第二区域的宽度；浅沟槽隔离结构，填充在所述浅沟槽内，在所述第一区域，所述浅沟槽隔离结构至少包括依次设置的第一填充层及第二填充层，其中，所述第二填充层为低K介质层，在所述第二区域，所述浅沟槽隔离结构至少包括所述第一填充层。

进一步，在所述第一区域，所述第一填充层覆盖所述浅沟槽的侧壁，所述第二填充层覆盖所述第一填充层侧壁且填满所述浅沟槽。

进一步，在所述第二区域，所述第一填充层填满所述浅沟槽。

进一步，所述第一填充层为氧化物层。

进一步，所述第二填充层的介电常数小于或等于4。

进一步，在预设方向上，所述第二填充层的宽度小于所述第一区域的宽度，且大于或者等于所述第一区域的宽度的三分之一。

进一步，所述浅沟槽还包括第三区域，所述第三区域的宽度大于所述第一区域的宽度，在所述第三区域，所述浅沟槽隔离结构至少包括依次设置的所述第一填充层、所述第二填充层及第三填充层。

进一步，在所述第三区域，所述浅沟槽隔离结构还包括第四填充层，所述第四填充层覆盖所述第三填充层且填满所述浅沟槽。

进一步，所述第三填充层为氮化物层，所述第四填充层为氧化物层。

进一步，所述半导体器件包括阵列区及外围电路区，所述第一区域及所述第二区域位于所述阵列区，所述第三区域位于所述外围电路区。

进一步，所述半导体器件还包括多条字线，所述字线沿所述预设方向依次穿过所述有源区及所述浅沟槽隔离结构。