[发明专利]一种可异步置数的可逆单边沿JK触发器

权利要求书

1.一种可异步置数的可逆单边沿JK触发器，其特征在于该可逆单边沿JK触发器由1个NOT可逆逻辑门、2个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成，将NOT可逆逻辑门记为t₀，将2个Feynman可逆逻辑门分别记为t₁和t₂，将t₁和t₂各自的控制输入端作为第一输入端，将t₁和t₂各自的目标输入端作为第二输入端，将t₁和t₂各自的控制输出端作为第一输出端，将t₁和t₂各自的目标输出端作为第二输出端，在t₁和t₂各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”，将5个Fredkin可逆逻辑门分别记为f₀、f₁、f₂、f₃和f₄，将f₀、f₁、f₂、f₃和f₄各自的控制输入端作为第一输入端，将f₀、f₁、f₂、f₃和f₄各自的第一目标输入端作为第二输入端，将f₀、f₁、f₂、f₃和f₄各自的第二目标输入端作为第三输入端，将f₀、f₁、f₂、f₃和f₄各自的控制输出端作为第一输出端，将f₀、f₁、f₂、f₃和f₄各自的第一目标输出端作为第二输出端，将f₀、f₁、f₂、f₃和f₄各自的第二目标输出端作为第三输出端，在f₀、f₁、f₂、f₃和f₄各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值；

该可逆单边沿JK触发器具有异步置数使能信号输入端M、时钟信号输入端C、第一数据输入端I₁、第二数据输入端I₂、预置数输入端P、第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g₁、第二垃圾位输出端g₂、第三垃圾位输出端g₃、第四垃圾位输出端g₄、2个用于输出时钟信号或逻辑低电平信号的信号输出端O₁和O₂；在该可逆单边沿JK触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Q_n表示触发器次态；

在该可逆单边沿JK触发器中，f₀的第一输入端与t₁的第二输出端连接，f₀的第二输入端与第一数据输入端I₁连接，f₀的第三输入端与t₀的输出端连接，f₀的第一输出端与f₂的第二输入端连接，f₀的第二输出端与f₃的第二输入端连接，触发器次态Q_n在f₀的第二输出端和f₃的第二输入端上，f₀的第三输出端与第二垃圾位输出端g₂连接，f₁的第一输入端与f₄的第一输出端连接，f₁的第二输入端与第一逻辑低电平输入端L₁连接，f₁的第三输入端与时钟信号输入端C连接，f₁的第一输出端与异步置数使能信号输出端M'连接，f₁的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O₁连接，f₁的第三输出端与f₃的第一输入端连接，f₂的第一输入端与f₃的第一输出端连接，f₂的第三输入端与t₂的第一输出端连接，f₂的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输出端O₂连接，f₂的第二输出端与第一垃圾位输出端g₁连接，f₂的第三输出端与t₁的第一输入端连接，f₃的第三输入端与f₄的第二输出端连接，f₃的第二输出端与第三垃圾位输出端g₃连接，f₃的第三输出端与t₂的第一输入端连接，f₄的第一输入端与异步置数使能信号输入端M连接，f₄的第二输入端与t₂的第二输出端连接，f₄的第三输入端与预置数输入端P连接，f₄的第三输出端与第四垃圾位输出端g₄连接，t₀的输入端与第二数据输入端I₂连接，t₁的第二输入端与第二逻辑低电平输入端L₂连接，t₁的第一输出端与触发器现态信号输出端Q连接，t₂的第二输入端与第三逻辑低电平输入端L₃连接。

2.根据权利要求1所述的一种可异步置数的可逆单边沿JK触发器，其特征在于将异步置数使能信号SR输入至异步置数使能信号输入端M，将时钟信号clk输入至时钟信号输入端C，将JK触发器数据J输入至第一数据输入端I₁，将JK触发器数据K输入至第二数据输入端I₂，将预置数N输入至预置数输入端P，使第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃均接逻辑“0”，将触发器现态信号输出端Q输出的信号记为Q_CJK；

当异步置数使能信号SR为逻辑高电平即逻辑“1”时，f₄的第二输出端的输出值为预置数N，f₁的第三输出端的输出值为逻辑“0”，使得f₂的第一输入端的输入值和f₃的第一输入端的输入值均为逻辑“0”，从而使得Q_CJK＝N，实现了异步置数的功能；

当异步置数使能信号SR为逻辑低电平即逻辑“0”时，f₂的第一输入端的输入值和f₃的第一输入端的输入值均等于时钟信号clk，f₄的第一输入端的输入值为逻辑“0”；若时钟信号clk为逻辑高电平即逻辑“1”，则由t₂,f₃,f₄构成的锁存电路处于数据接收状态，接收的数据就是f₀的第二输出端的输出值Q_n，且随JK触发器数据J和JK触发器数据K的变化而不断更新，而由t₁,f₂构成的锁存电路处于锁存状态，保证Q_CJK不随JK触发器数据J和JK触发器数据K的变化而变化；若时钟信号clk从逻辑高电平变到逻辑低电平即从逻辑“1”变到逻辑“0”，则由t₂,f₃,f₄构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是时钟信号clk即将从逻辑高电平变成逻辑低电平时f₀的第二输出端的输出值Q_n，而由t₁,f₂构成的锁存电路从锁存状态转变成数据接收状态，接收的数据就是由t₂,f₃,f₄构成的锁存电路锁存的数据；随着时间推移，若时钟信号clk从逻辑低电平变到逻辑高电平即从逻辑“0”变到逻辑“1”，则由t₁,f₂构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是Q_CJK，而由t₂,f₃,f₄构成的锁存电路再次处于数据接收状态，接收的数据就是f₀的第二输出端的输出值Q_n，实现了单边沿JK触发器的功能；其中，表示对Q_CJK进行非逻辑运算，表示对K进行非逻辑运算。