[发明专利]瞬时电压抑制装置

说明书

本发明公开了一种瞬时电压抑制装置，其包括P型半导体层、第一N型井区、第一N型重掺杂区、第一P型重掺杂区、第二P型重掺杂区与第二N型重掺杂区。第一N型井区设于P型半导体层中，第一N型重掺杂区与第一P型重掺杂区设于第一N型井区中，并共同耦接第一接脚，且第一P型重掺杂区与第一N型井区的底部相离。第二P型重掺杂区设于第一N型井区内，并与第一N型井区的侧壁相离，第二P型重掺杂区浮接。第二N型重掺杂区设于P型半导体层中，并耦接第二接脚。第二P型重掺杂区设于第一P型重掺杂区与第二N型重掺杂区之间。

技术领域

本发明关于一种抑制装置，且特别关于一种瞬时电压抑制装置。

背景技术

静电放电(ESD)损害已成为以纳米级互补式金氧半制程制作的互补式金氧半集成电路产品的主要可靠性议题。ESD保护元件通常设计为释放ESD能量，因此可以防止集成电路芯片受到ESD损坏。

静电放电保护装置1的工作原理如图1所示。在图1中，静电放电保护装置1包括一P型半导体基板10，N型井区11设于P型半导体基板10中，N型重掺杂区12与P型重掺杂区13设于N型井区11中，N型重掺杂区14与P型重掺杂区15设于P型半导体基板10中。N型重掺杂区16设于N型井区11与P型半导体基板10中。N型重掺杂区12耦接第一接脚17，N型重掺杂区14与P型重掺杂区15耦接第二接脚18。N型井区11、P型重掺杂区13、P型半导体基板10、N型重掺杂区16与N型重掺杂区14形成一寄生硅控整流器。静电放电保护装置1的崩溃电压取决于硅控整流器的触发电压。硅控整流器的触发电压取决于P型半导体基板10与N型重掺杂区16之间接口的崩溃电压。然而，P型半导体基板10与N型重掺杂区16形成的接面电容相对高。因此，静电放电保护装置1的崩溃电压会相对降低，以降低静电放电效果。此外，因为P型重掺杂区13与第一接脚17断开，故静电放电电流流经N型井区11，导致N型井区11的串联电阻较高，此现象会降低静电放电保护效果。

因此，本发明针对上述的困扰，提出一种瞬时电压抑制装置，以解决现有技术所产生的问题。

发明内容

本发明提供一种瞬时电压抑制装置，其降低寄生硅控整流器的电容与崩溃路径的串联电阻，进而增进静电放电保护效果。

在本发明的一实施例中，一种瞬时电压抑制装置包括P型半导体层、第一N型井区、第一N型重掺杂区、第一P型重掺杂区、第二P型重掺杂区与第二N型重掺杂区。第一N型井区设于P型半导体层中，第一N型重掺杂区与第一P型重掺杂区设于第一N型井区中，并共同耦接一第一接脚，其中第一P型重掺杂区与第一N型井区的底部相离。第二P型重掺杂区设于第一N型井区内，并与第一N型井区的侧壁相离，其中第二P型重掺杂区浮接。第二N型重掺杂区设于P型半导体层中，并耦接一第二接脚，其中第二P型重掺杂区设于第一P型重掺杂区与第二N型重掺杂区之间。

在本发明的一实施例中，第二P型重掺杂区与第一N型井区的侧壁之间的第一距离小于第一P型重掺杂区与第一N型井区的底部之间的第二距离。

在本发明的一实施例中，瞬时电压抑制装置更包括第三N型重掺杂区，其设于第一N型井区内，第三N型重掺杂区为浮接，并直接邻接第二P型重掺杂区，且第三N型重掺杂区设于第一P型重掺杂区与第二P型重掺杂区之间。

在本发明的一实施例中，瞬时电压抑制装置更包括第三P型重掺杂区，其设于P型半导体层中，并耦接第二接脚。

在本发明的一实施例中，瞬时电压抑制装置更包括第二N型井区，其设于P型半导体层中，第二N型重掺杂区与第三P型重掺杂区设于第二N型井区中。

在本发明的一实施例中，瞬时电压抑制装置更包括第四P型重掺杂区，其设于第二N型井区内，并与第二N型井区的侧壁相离，第四P型重掺杂区为浮接，第四P型重掺杂区设于第三P型重掺杂区与第一N型重掺杂区之间，且第三P型重掺杂区与第二N型井区的底部相离。