[发明专利]半导体装置

说明书

实施方式提供一种减少因切割引起的不良的半导体装置。实施方式的半导体装置具备第1衬底及第2衬底，所述第1衬底包含：第1元件区域；第1外围区域，包围第1元件区域；第1绝缘体区域，设置在第1元件区域及第1外围区域，且在第1外围区域包含第1凹部；第1金属层，设置在第1元件区域；环形第1导电体，设置在第1外围区域的第1绝缘体区域中，且包围第1元件区域；所述第2衬底包含：第2元件区域；第2外围区域，包围第2元件区域；第2绝缘体区域，设置在第2元件区域及第2外围区域，在第2外围区域包含与第1凹部对向的第2凹部，且与第1绝缘体区域相接；第2金属层，设置在第2元件区域，且与第1金属层相接；及环形第2导电体，设置在第2外围区域的第2绝缘体区域中，且包围第2元件区域。

[相关申请案]

本申请案享有以日本专利申请案2020-51025号(申请日：2020年3月23日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

当贴合技术是通过使分别形成有集成电路的两块晶圆贴合，而实现高功能或高集成的半导体器件。例如，将形成有存储单元阵列的半导体晶圆与形成有控制存储单元阵列的控制电路的半导体晶圆贴合，然后施加热处理将所述两个半导体晶圆接合，并通过切割将所述接合的半导体晶圆分割成多个芯片，从而能够实现高功能或高集成的半导体存储器。

发明内容

本发明提供一种减少因切割引起的不良的半导体装置。

实施方式的半导体装置具备第1衬底及第2衬底，所述第1衬底包含：第1元件区域；第1外围区域，包围所述第1元件区域；第1绝缘体区域，设置在所述第1元件区域及所述第1外围区域，且在所述第1外围区域包含第1凹部；第1金属层，设置在所述第1元件区域；及环形第1导电体，设置在所述第1外围区域的所述第1绝缘体区域中，且包围所述第1元件区域；所述第2衬底包含：第2元件区域；第2外围区域，包围所述第2元件区域；第2绝缘体区域，设置在所述第2元件区域及所述第2外围区域，在所述第2外围区域包含与所述第1凹部对向的第2凹部，且与所述第1绝缘体区域相接；第2金属层，设置在所述第2元件区域，且与所述第1金属层相接；及环形第2导电体，设置在所述第2外围区域的所述第2绝缘体区域中，且包围所述第2元件区域。

附图说明

图1是第1实施方式的半导体装置的示意性剖视图。

图2～5是表示第1实施方式的半导体装置的制造方法的示意性剖视图。

图6是第1实施方式的控制芯片的示意性俯视图。

图7是第1实施方式的存储芯片的示意性俯视图。

图8是第1实施方式的半导体装置的放大示意性剖视图。

图9是第1比较例的半导体装置的示意性剖视图。

图10是第2比较例的半导体装置的示意性剖视图。

图11是第2实施方式的半导体装置的放大示意性剖视图。

图12是第3实施方式的半导体装置的放大示意性剖视图。

图13是第4实施方式的半导体装置的放大示意性剖视图。

图14是第5实施方式的半导体装置的放大示意性剖视图。

图15是第6实施方式的半导体装置的示意性剖视图。

图16是第6实施方式的存储芯片的示意性俯视图。

具体实施方式

以下，参照附图来说明本发明的实施方式。另外，以下说明中，对相同或相似的部件等标注相同符号，关于已经说明的部件等将适当地省略其说明。