[发明专利]一种异步行波状态机

说明书

本发明涉及一种异步行波状态机，括：输入模块、输出模块、组合逻辑模块和时钟模块；输入模块的输入端用于输入数据，输入模块的时钟控制端连接时钟模块，输入模块的输出端连接组合逻辑模块的输入端；组合逻辑模块的输出端连接输出模块的输入端；输出模块的第一输出端用于输出处理后的数据；输出模块的第二输出端与组合逻辑模块的输入端连接，输出模块的第二输出端输出状态信号用于更新异步行波状态机的状态；输出模块的时钟控制端连接时钟模块；时钟模块用于输出时钟信号和延迟时钟信号，时钟信号用于触发输入模块，延迟时钟信号用于触发输出模块。本发明具有完成状态更新和数据输出的过程简单，速度快的特点。

技术领域

本发明涉及状态机领域，特别是涉及一种异步行波状态机。

背景技术

状态机在电路的控制电路设计中应用广泛，因为同步状态机设计中，完成状态更新和数据输出需要两个时钟信号，其中一个时钟信号触发输入寄存器，另一个时钟信号触发输出寄存器及状态寄存器，且两个时钟信号的时钟周期必须同时保证组合逻辑在最差工艺，电压和温度条件下的最长延时路径时序要求，导致完成状态更新和数据输出的过程复杂，周期长。而且同步状态机受时钟抖动和倾斜影响较大，较难与其它时钟域的系统兼容。

发明内容

本发明的目的是提供一种异步行波状态机，以解决现有的同步状态机完成状态更新和数据输出的过程复杂，周期长的问题。

为实现上述目的，本发明提供了如下方案：

本发明提供的一种异步行波状态机，所述结构包括：输入模块、输出模块、组合逻辑模块和时钟模块；

所述输入模块的输入端用于输入数据，所述输入模块的时钟控制端连接所述时钟模块，所述输入模块的输出端连接所述组合逻辑模块的输入端；所述组合逻辑模块的输出端连接所述输出模块的输入端；所述输出模块的第一输出端用于输出处理后的数据；所述输出模块的第二输出端与所述组合逻辑模块的输入端连接，所述输出模块的第二输出端输出状态信号用于更新异步行波状态机的状态；所述输出模块的时钟控制端连接所述时钟模块；所述时钟模块用于输出时钟信号和延迟时钟信号，所述时钟信号用于触发所述输入模块，所述延迟时钟信号用于触发所述输出模块。

可选的，所述输入模块为输入寄存器ireg。

可选的，所述输出模块具体包括：输出寄存器oreg和状态寄存器sreg；

所述输出寄存器oreg的输出端为所述输出模块的第一输出端；所述状态寄存器sreg的输出端为所述输出模块的第二输出端；所述状态寄存器sreg的输出端连接所述组合逻辑模块的输入端；所述状态寄存器sreg的输出端输出所述状态信号到所述组合逻辑模块。

可选的，所述组合逻辑模块的输出端具体包括：数据输出端和状态输出端；

所述数据输出端连接所述输出寄存器oreg的输入端；所述状态输出端连接所述状态寄存器sreg的输入端。

可选的，所述组合逻辑模块的输入端具体包括：所述组合逻辑模块第一输入端和组合逻辑模块第二输入端；

所述组合逻辑模块第一输入端连接所述输入寄存器ireg的输出端；组合逻辑模块第二输入端连接所述状态寄存器sreg的输出端。

可选的，所述时钟模块具体包括：时钟源和延迟缓冲器；

所述时钟源的输出端连接所述输入寄存器ireg的时钟控制端；所述时钟源用于输出时钟信号；所述延迟缓冲器的输入端连接所述时钟源的输出端，所述延迟缓冲器的输出端分别连接所述输出寄存器oreg的时钟控制端和所述状态寄存器sreg的时钟控制端；所述延迟缓冲器用于对所述时钟信号进行延迟处理，得到所述延迟时钟信号。