[发明专利]写入中间同步码滤波

说明书

本申请案涉及写入中间同步码滤波。提供对可由输入/输出DQS信号中的不确定中间同步码周期导致的非所要锁存提供防护的系统和方法。中间同步码补偿电路系统可滤除所述DQS信号的中间同步码状态，使其不提供到使用所述DQS信号来识别数据锁存时间的下游组件。

技术领域

本申请案涉及半导体存储器装置。

背景技术

本部分旨在向读者介绍可能与下文描述和/或要求保护的本技术的各个方面相关的本技术的各个方面。相信此论述有助于向读者提供背景信息以便于更好地理解本公开的各个方面。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。

一般来说，计算系统包含处理电路，例如一或多个处理器或其它合适的组件；以及存储器装置，例如芯片或集成电路。一或多个存储器装置可在存储器模块上使用，例如双列直插式存储器模块(DIMM)，以存储处理电路可存取的数据。举例来说，基于到计算系统的用户输入，处理电路可请求存储器模块检索对应于来自其存储器装置的用户输入的数据。在一些例子中，检索到的数据可包含固件，或可由处理电路执行以实施操作的指令，和/或可包含将用作所述操作的输入的数据。另外，在一些情况下，从所述操作输出的数据可存储在存储器中，例如使得后续能够从所述存储器检索所述数据。

近年来，存储器装置已变得越来越复杂。随着这些存储器装置的复杂性增加，数据错误发生的可能性可增加。举例来说，当读取操作发生时，将所述操作从存储器装置驱动到CPU。当写入操作发生时，将所述操作从CPU驱动到存储器装置。当两个操作均不驱动时，用以为这些命令(例如数据选通(DQS)和DQS条(DQSF)信号)计时的时钟信号可为不确定的(例如在相同电压处或附近)。在此类不确定状态下，不可预测的中间同步码(interamble)可能被引入时钟信号(DQS和DQSF信号)中，这可能导致下游组件中的错误(例如过早和/或延迟的锁存)。举例来说，取决于系统，下游组件可不同地处理这些不确定状态，其中一些可能在一个或另一方向上偏置(例如一些朝向DQS高，且其它朝向DQS低)。即使一个计时循环对去往或来自存储器装置的数据锁存进行错误计时也能导致数据错误。因此，可需要用于去除这些中间同步码的机制。

发明内容

本公开的一方面是针对一种装置，其包括：差分输入缓冲器，其经配置以提供用以通过所述装置来锁存写入命令数据的输入/输出(DQS)信号，所述DQS信号包括至少一个不确定中间同步码状态；以及中间同步码补偿电路系统，其经配置以：识别写入开始时间和写入结束时间；以及基于所述写入开始时间和所述写入结束时间来激活定时滤波器，其中所述定时滤波器导致避免将所述DQS信号的子集提供给所述装置的下游组件，其中所述DQS信号的所述子集包括在所述写入命令中的一或多者的前导码之前的信号、在所述一或多个写入命令的后同步码之后的信号，或这两者。

本公开的另一方面是针对一种电路系统实施的方法，其包括：识别写入命令开始时间和写入命令的写入结束时间；基于所述写入开始时间和所述写入结束时间来激活定时滤波器；以及在经门控输出中，致使至少一个不确定中间同步码状态从差分输入缓冲器的输入/输出DQS信号滤除；以及致使所述经门控输出发射到DS产生器，其利用所述DQS信号的至少一部分来确定写入操作锁存时间，使得所述不确定中间同步码状态不影响所述所确定的写入操作锁存时间。

本公开的又一方面是针对一种中间同步码补偿电路，其包括：滤波电路系统，其经配置以在作用中时，滤除差分输入缓冲器的输入/输出DQS信号的若干部分，其中所述被滤除的部分不供应到下游组件，所述下游组件利用所述DQS信号来识别写入操作锁存时间；以及计数电路系统，其经配置以：识别写入命令的开始时间；确定与所述写入命令相关联的时钟循环的数目；对所述写入开始时间之后的时钟循环的所述数目进行计数，以识别所述写入命令的结束时间；以及基于所述写入命令的所述开始时间和所述结束时间来激活所述滤波电路系统，从而致使在经门控输出中，至少一个不确定中间同步码状态被从所述DQS信号滤除，使其不提供到所述下游组件。

附图说明