[发明专利]制造半导体器件的方法和半导体器件

说明书

在制造半导体器件的方法中，形成鳍结构，在该鳍结构中，第一半导体层和第二半导体层交替地堆叠。在鳍结构上方形成牺牲栅极结构。对未被牺牲栅极结构覆盖的鳍结构的源极/漏极区进行蚀刻，从而形成源极/漏极空间。穿过源极/漏极空间横向蚀刻第一半导体层。在每个蚀刻的第一半导体层的端部上形成由介电材料制成的内部间隔件。在源极/漏极空间中源极/漏极外延层形成以覆盖内部间隔件。第一半导体层中的至少一个具有沿着第一半导体层和第二半导体层的堆叠方向变化的组分。本申请的实施例还提供一种半导体器件。

技术领域

本发明的实施例涉及制造半导体集成电路的方法，特别是涉及制造包 括鳍式场效应晶体管(FinFET)和/或全环绕栅极(GAA)FET的半导体器 件的方法，以及半导体器件。

背景技术

随着半导体行业为追求更高的器件密度、更高的性能和更低的成本而 进入纳米技术工艺节点，来自制造和设计方面的挑战促进了三维设计的发 展，例如多栅极场效应晶体管(FET)，包括鳍式场效应晶体管(Fin FET) 和全环绕栅极(GAA)FET。在鳍式场效应晶体管中，栅电极与沟道区的 三个侧面相邻，栅极介电层置于其间。因为栅极结构在三个表面上包围(包 裹)鳍，所以晶体管基本上具有三个栅极来控制通过鳍或沟道区的电流。 然而，沟道的第四侧和底部远离栅电极，因此不受栅极的紧密控制。相比 之下，在GAA FET中，沟道区的所有侧面都被栅电极包围，这允许在沟道 区中进行更充分的耗尽，并且由于更陡的亚阈值摆幅(SS)和较小的漏致 势垒降低(DIBL)而导致较小的短沟道效应。随着晶体管尺寸的技术节点 不断缩小到10nm-15nm以下，需要进一步改进GAA FET。

发明内容

在一些实施例中，一种制造半导体器件的方法，包括：形成第一半导 体层和第二半导体层交替堆叠在其中的鳍结构；在所述鳍结构上方形成牺 牲栅极结构；蚀刻所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极 区，从而形成源极/漏极空间；穿过所述源极/漏极空间横向蚀刻所述第一半 导体层；在所述蚀刻的第一半导体层中的每个的端部上形成由介电材料制 成的内部间隔件；以及在所述源极/漏极空间中形成源极/漏极外延层以覆盖 所述内部间隔件，其中，所述第一半导体层的至少一个具有沿着所述第一 半导体层和第二半导体层的堆叠方向变化的组分。

在一些实施例中，一种制造半导体器件的方法，包括：形成第一鳍结 构和第二鳍结构，其中，第一半导体层和第二半导体层交替堆叠在所述第 一鳍结构和所述第二鳍结构的每个中；在所述第一鳍结构上方形成第一牺 牲栅极结构，并在所述第二鳍结构上方形成第二牺牲栅极结构；当具有所 述第二牺牲栅极结构的所述第二鳍结构受到保护时，蚀刻所述第一鳍结构 的未被所述第一牺牲栅极结构覆盖的源极/漏极区，从而形成第一源极/漏极 空间；横向蚀刻所述第一源极/漏极空间中的所述第一半导体层；在所述蚀 刻的第一半导体层中的每个的端部上形成由介电材料制成的第一内部间隔 件；以及在所述第一源极/漏极空间中形成第一源极/漏极外延层以覆盖所述 内部间隔件，从而形成第一结构；当所述第一结构受到保护时，蚀刻所述 第二鳍结构的源极/漏极区中的未被所述第二牺牲栅极结构覆盖的所述第 二半导体层，从而形成第二源极/漏极空间；穿过所述第二源极/漏极空间横 向蚀刻所述第二半导体层；在所述蚀刻的第二半导体层中的每个的端部上 形成由介电材料制成的第二内部间隔件；以及在所述第二源极/漏极空间中 形成第二源极/漏极外延层以覆盖所述第二内部间隔件，从而形成第二结 构，其中，所述第一半导体层中的至少一个具有沿着所述第一半导体层和 第二半导体层的堆叠方向变化的组分。

在一些实施例中，一种半导体器件，包含：半导体线或半导体片，沿 着所述衬底上方表面的法线方向设置在衬底上方；源极/漏极外延层，与所 述半导体线或半导体片接触；栅极介电层，设置在所述半导体线或半导体 片的每个沟道区上并环绕所述半导体线或半导体片的每个沟道区；栅电极 层，设置在所述栅极介电层上并环绕每个沟道区；以及绝缘间隔件，分别 设置在由相邻半导体线或半导体片、所述栅电极层和所述源极/漏极区限定的区域中，其中，所述沟道区由SiGe制成，并且Ge浓度沿所述法线方向 变化。

附图说明