[发明专利]制造半导体器件的方法及半导体器件

说明书

一种制造半导体器件的方法，包括：在衬底上方形成第一及第二鳍结构；在该衬底上方形成隔离绝缘层；在第一及第二鳍结构的沟道区域上方形成栅极结构，凹进该第一及第二鳍结构的源极/漏极区域，且在该凹进的第一及第二鳍结构上方形成外延源极/漏极结构。外延源极/漏极结构是具有合并点的合并结构，且合并点的底部距隔离绝缘层的上部表面的高度是第一及第二鳍结构的沟道区域距隔离绝缘层的上部表面的高度的50％或更多。根据本申请的其他实施例，还提供了半导体器件。

技术领域

本申请的实施例涉及制造半导体器件的方法及半导体器件。

背景技术

本发明涉及半导体集成电路，且更具体地涉及具有带孔洞的外延源极/漏 极(S/D)结构的半导体器件及其制造工艺。随着半导体工业在追求更高器件 密度、更高性能以及更低成本中已经发展成纳米技术工艺节点，来自制造及设 计问题的挑战已经引起了三维设计的发展，例如，鳍式场效应晶体管(FinFET) 以及具有高K(介电常数)材料的金属栅极结构的使用。金属栅极结构经常通 过使用栅极替代技术来制造，且源极及漏极通过使用外延生长方法来形成。

发明内容

根据本申请的实施例，提供了一种制造半导体器件的方法，方法包括：在 衬底上方形成第一鳍结构及第二鳍结构；在衬底上方形成隔离绝缘层，使得第 一鳍结构及第二鳍结构的下部嵌入隔离绝缘层中且第一鳍结构及第二鳍结构 的上部暴露于隔离绝缘层；在第一鳍结构及第二鳍结构的沟道区域上方形成栅 极结构；凹进第一鳍结构及第二鳍结构的源极/漏极区域；且在凹进的第一鳍 结构及第二鳍结构上方形成外延源极/漏极结构，其中，外延源极/漏极结构是 具有合并点的合并结构，且合并点的底部距隔离绝缘层的上部表面的高度是第 一鳍结构及第二鳍结构的沟道区域距隔离绝缘层的上部表面的高度的50％或 更多。

根据本申请的另一个实施例，提供了一种用于制造半导体器件的方法，方 法包括：在衬底上方形成第一鳍结构及第二鳍结构；在衬底上方形成隔离绝缘 层，使得第一鳍结构及第二鳍结构的下部嵌入隔离绝缘层中且第一鳍结构及第 二鳍结构的上部暴露于隔离绝缘层；在第一鳍结构及第二鳍结构的源极/漏极 区域的相对侧面上形成鳍侧壁；凹进第一鳍结构及第二鳍结构的源极/漏极区 域；在第一温度下，分别在凹进的第一鳍结构及第二鳍结构上方形成第一外延 层；在第二温度下，在第一外延层上执行蚀刻操作；在第三温度下，分别在第 一外延层上方形成具有与第一外延层不同的组合物的第二外延层；在第四温度 下，在第二外延层上方形成具有与第二外延层不同的组合物的第三外延层；在 第五温度下，在第三外延层上执行蚀刻操作，以及在第六温度下，在第三外延 层上方形成具有与第三外延层不同的组合物的第四外延层。

根据本申请的又一个实施例，提供了一种半导体器件，包括：隔离绝缘层， 设置在衬底上方；第一鳍结构及第二鳍结构，设置在衬底上方；栅极结构，设 置在第一鳍结构及第二鳍结构的沟道区域上方；以及源极/漏极外延层，设置 在第一鳍结构及第二鳍结构的源极/漏极区域上方，其中：源极/漏极外延层具 有合并结构，合并结构具有合并点，且合并点的底部距隔离绝缘层的上部表面 的高度是第一鳍结构及第二鳍结构的沟道区域距隔离绝缘层的上部表面的高 度的65％或更多。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应 该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚 的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明实施例的半导体器件的制造操作的工艺流程图。

图2示出了根据本发明实施例的半导体器件的制造操作各个阶段中的一 个阶段的截面图。

图3示出了根据本发明实施例的半导体器件的制造操作各个阶段中的一 个阶段的截面图。

图4示出了根据本发明实施例的半导体器件的制造操作各个阶段中的一 个阶段的截面图。

图5示出了根据本发明实施例的半导体器件的制造操作各个阶段中的一 个阶段的截面图。