[发明专利]具有伪填充图案的芯片角落区

说明书

本发明涉及具有伪填充图案的芯片角落区，揭示芯片的角落区的结构以及制造芯片的角落区的结构的方法。芯片包括主动电路区域、位于该主动电路区域中的集成电路以及角落区。该角落区包括提供伪填充的伪结构。

技术领域

本发明涉及半导体装置制造及集成电路，尤其涉及芯片的角落区的结构以及制造芯片的角落区的结构的方法。

背景技术

可加工衬底以制造一组名义上相同的裸芯片或芯片。除其它因素以外，自该衬底产出的芯片的数目是单个芯片尺寸以及衬底尺寸的函数。各裸芯片或芯片包括集成电路，该集成电路具有通过前端工艺制程形成的装置、通过中间工艺制程形成的局部互连层级、以及通过后端工艺制程形成的互连结构的堆叠式金属化层级。在芯片之间的衬底上存在切割道，并在用以切割芯片的划片制程(dicing process)期间将该切割道用作划片线。在切割之后，芯片可被单独封装。

集成电路对制程变化敏感，这可能显著影响芯片的功率、性能以及可靠性。制程变化可能是局部的，或者可能延伸整个芯片，或者甚至可能在衬底之间(substrate-to-substrate)或批次之间(lot-to-lot)出现。需要观察和分析制程变化，以提升设计裕度并了解对良率的影响。为此，可将测试结构置于选定衬底上的切割道中，以观察和跟踪制程变化的影响，并对装置参数采样。

一般来说，在切割道中的测试结构的设置不受限制。然而，测试结构的特定装置参数可能呈现对局部环境的依赖。例如，特征的局部密度(尤其邻近芯片角落的特征的局部密度)可能影响测试结构的装置参数。邻近芯片角落的特征的局部密度也可能影响集成电路的装置的装置参数。

需要芯片的角落区的改进的结构以及制造芯片的角落区的结构的方法。

发明内容

在本发明的一个实施例中，一种结构包括芯片，该芯片具有主动电路区域、位于该主动电路区域中的集成电路以及角落区。该结构还包括位于该角落区中的多个伪结构。

在本发明的一个实施例中，一种结构包括衬底，该衬底具有多个芯片以及围绕各芯片设置的多条切割线。各芯片包括主动电路区域、位于该主动电路区域中的集成电路以及角落区。该结构还包括位于各芯片的该角落区中的多个伪结构。

在本发明的一个实施例中，一种方法包括形成芯片，该芯片具有主动电路区域、位于该主动电路区域中的集成电路以及角落区。该方法还包括形成位于该角落区中的多个伪结构。

附图说明

包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关这些实施例的详细说明一起用以解释本发明的这些实施例。在这些附图中，类似的附图标记表示不同视图中类似的特征。

图1显示依据本发明的实施例包括芯片的衬底的顶视图。

图2显示图1的部分的放大视图。

图3显示图2的部分的放大视图。

图4显示大体沿图3中的线4-4所作的剖视图。

图5显示在图4之后的制造阶段的剖视图。

具体实施方式

请参照图1-4并依据本发明的实施例，衬底10包括在其正面上的可用芯片区，其经加工以制造一组基本上相同的裸芯片或芯片12。衬底10可由结晶半导体材料(例如单晶硅)组成，并可用掺杂物轻掺杂，以改变其电性属性。例如，衬底10可为用p型掺杂物轻掺杂以提供p型导电性的块体单晶硅衬底。

各芯片12具有主动电路区域14，该主动电路区域包括实施芯片功能的集成电路15。各集成电路15可包括通过前端工艺制程制造的装置，例如平面场效应晶体管、非平面场效应晶体管、异质结双极晶体管等。