[发明专利]一种用于静电保护的可控硅结构

说明书

本申请公开了一种用于静电保护的可控硅结构，包括：半导体衬底；位于半导体衬底中相邻的第一N型阱区和第一P型阱区；位于第一N型阱区中的N型轻掺杂区，N型轻掺杂区中形成有靠近半导体衬底表面的第一N型重掺杂区，第一N型轻掺杂区周围依次形成有第一P型重掺杂区和第二N型重掺杂区；位于第一P型阱区中的P型轻掺杂区，P型轻掺杂区中分别形成有靠近半导体衬底表面的第三N型重掺杂区、第二P型重掺杂区和第四N型重掺杂区；覆盖部分的第一N型阱区和第一P型阱区的多晶硅层，多晶硅层暴露各个重掺杂区；第一N型重掺杂区和第一P型重掺杂区连接阳极，第三N型重掺杂区、第二P型重掺杂区和第四N型重掺杂区连接阴极，提高ESD泻放能力。

技术领域

本发明属于集成电路技术领域，尤其涉及一种用于静电保护的可控硅结构。

背景技术

静电保护(Electro-Static discharge，ESD)是一种客观存在的自然现象，伴随着芯片产品的整个周期。芯片从制造、封装、测试到应用阶段，其外部环境和内部结构都会积累一定的电荷，使得产品会随时受到静电的威胁。因此，在芯片设计中需要在各个引脚放置ESD防护器件，用于保护芯片断电及上电这两种状态。

现有技术中应用于静电保护的可控硅(Silicon Controlled Rectifier，SCR)电路包括一个PNP型三极管和一个NPN型三极管。传统的SCR结构工作过程中，当工作电压低于触发电压Vt1时，不会开启SCR，当电压超过Vt1时，SCR随电流上升电压下降，当电压达到Vh时，电流迅速增加，SCR电压缓慢上升直至电压升高至二次击穿电压电压Vt2，此过程是释放电流的阶段，也就是ESD泄放过程，二次击穿电流It2的大小是器件ESD保护能力的标志。传统的SCR结构的触发电压Vt1太高，二次击穿电流It2太低，ESD保护能力不足。

发明内容

本说明书实施方式的目的在于提供一种用于静电保护的可控硅结构，提高ESD放电能力。

本申请公开了一种用于静电保护的可控硅结构，包含：

半导体衬底；

位于所述半导体衬底中相邻的第一P型阱区和第一N型阱区；

位于所述第一P型阱区中的P型轻掺杂区，所述P型轻掺杂区中分别形成有靠近所述半导体衬底表面并依次排列的第一N型重掺杂区、第一P型重掺杂区和第二N型重掺杂区；

位于所述第一N型阱区中的N型轻掺杂区，所述N型轻掺杂区中形成有靠近所述半导体衬底表面的第三N型重掺杂区，所述N型轻掺杂区周围依次形成有第二P型重掺杂区和第四N型重掺杂区；

覆盖部分的所述第一N型阱区和所述第一P型阱区的多晶硅层，所述多晶硅层暴露所述各个重掺杂区；

其中，所述第一N型重掺杂区、第一所述P型重掺杂区和所述第二N型重掺杂区连接阴极，所述第三N型重掺杂区和所述第二P型重掺杂区连接阳极。

在一优选例中，所述第三N型重掺杂区中包括间隔的多段P型重掺杂区。

本申请公开了一种用于静电保护的可控硅结构，包含：

半导体衬底；

位于所述半导体衬底中相邻的第一P型阱区和第一N型阱区；

位于所述第一P型阱区中的P型轻掺杂区，所述P型轻掺杂区中分别形成有靠近所述半导体衬底表面并依次排列的第一N型重掺杂区、第一P型重掺杂区和第二N型重掺杂区；

位于所述第一N型阱区中的N型轻掺杂区，所述N型轻掺杂区中形成有靠近所述半导体衬底表面并依次排列的第三N型重掺杂区、第二P型重掺杂区和第四N型重掺杂区；

覆盖部分的所述第一N型阱区和所述第一P型阱区的多晶硅层，所述多晶硅层暴露所述各个重掺杂区；