[发明专利]半导体元件的形成方法在审
申请号: | 202110120769.7 | 申请日: | 2021-01-28 |
公开(公告)号: | CN113284792A | 公开(公告)日: | 2021-08-20 |
发明(设计)人: | 张良亦;黄泰钧;徐志安 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L21/027 | 分类号: | H01L21/027 |
代理公司: | 隆天知识产权代理有限公司 72003 | 代理人: | 黄艳 |
地址: | 中国台*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 半导体 元件 形成 方法 | ||
半导体元件的形成方法。一种多层光阻、其形成方法、以及以其图案化目标层。在一实施例中,形成方法包括沉积反射膜堆叠于目标层上,反射膜堆叠包括第一材料和第二材料的交替膜层,第一材料具有比第二材料更高的折射率;沉积光敏层于反射膜堆叠上;图案化光敏层以形成第一开口,露出反射膜堆叠,图案化光敏层包括将光敏层暴露于图案化能量源,反射膜堆叠反射至少一部分的图案化能量源至光敏层的背侧;通过第一开口图案化反射膜堆叠以形成第二开口,露出目标层;以及通过第二开口图案化目标层。
技术领域
本申请实施例涉及半导体结构及其形成方法,特别是涉及光阻的形成。
背景技术
半导体元件是使用于各种电子应用中,例如私人电脑、手机、数码相机、以及其他电子设备。半导体元件的制造通常借由依序地在半导体基底上沉积绝缘或介电层、导电层、以及半导体层的材料,接着使用微影图案化各种材料层以形成电路组件及其上的部件。
半导体业界借由持续减少最小特征尺寸以持续改善各种电子组件(例如晶体管、二极管、电阻器、电容器等)的整合密度(integration density),其允许更多组件被整合于一给定面积中。
发明内容
一种半导体元件的形成方法,包括:沉积反射膜堆叠于目标层上,反射膜堆叠包括第一材料和第二材料的交替膜层,第一材料具有比第二材料更高的折射率;沉积光敏(photosensitive)层于反射膜堆叠上;图案化光敏层以形成第一开口,露出反射膜堆叠,其中图案化光敏层包括将光敏层暴露于图案化能量源,其中反射膜堆叠反射至少一部分的图案化能量源至光敏层的背侧;通过第一开口图案化反射膜堆叠以形成第二开口,露出目标层;以及通过第二开口图案化目标层。
一种半导体元件的形成方法,包括:形成多层光阻,其中形成多层光阻包括:形成反射膜堆叠,其包括第一反射材料和第二反射材料的交替膜层,其中第一反射材料的折射率对第二反射材料的折射率的比例是由1.05至1.10;以及形成光敏层于反射膜堆叠的交替膜层上;图案化光敏层和反射膜堆叠;以及使用反射膜堆叠作为遮罩以图案化目标层。
一种半导体元件的形成方法,包括:形成反射膜堆叠,其包括第一材料和第二材料的交替膜层,第一材料不同于第二材料;将光敏层的前侧暴露于辐射束,辐射束包括极紫外辐射,其中辐射束的一部分由反射膜堆叠的第一材料和第二材料之间的界面反射至光敏层的背侧;将光敏层暴露于显影剂以移除一部分的光敏层,露出反射膜堆叠;使用光敏层作为遮罩以蚀刻反射膜堆叠;以及使用反射膜堆叠作为遮罩以蚀刻反射膜堆叠下方的目标层,其中目标层包括半导体材料、导电层、或介电层。
附图说明
以下将配合所附图示详述本公开实施例的各面向。应注意的是,依据在业界的标准做法,各种特征并未按照比例绘制。事实上,可任意地放大或缩小各种元件的尺寸,以清楚地表现出本公开实施例的特征。
图1至图5是根据一些实施例,绘示出制造半导体元件的中间阶段的剖面示意图。
其中,附图标记说明如下:
100:半导体基底
101:半导体元件
102:目标层
104:反射膜堆叠
104A:高折射率膜
104B:低折射率膜
106:光敏层
108:辐射束
110:开口
具体实施方式
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造