[发明专利]电荷俘获存储器件在审
| 申请号： | 202110128976.7 | 申请日： | 2021-01-29 |
| 公开（公告）号： | CN113284536A | 公开（公告）日： | 2021-08-20 |
| 发明（设计）人： | F·卡恩;D·莫伊;N·W·罗布森;R·卡茨;D·L·阿南德;桐畑外志昭 | 申请（专利权）人： | 格芯（美国）集成电路科技有限公司 |
| 主分类号： | G11C16/10 | 分类号： | G11C16/10;G11C16/04;H01L27/11568 |
| 代理公司： | 北京市中咨律师事务所 11247 | 代理人： | 贺月娇;杨晓光 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 电荷 俘获 存储 器件 | ||
1.一种半导体存储器，包括：
电荷俘获晶体管，其包括栅极结构、源极区和漏极区；以及
自加热电路，其在所述电荷俘获晶体管的所述源极区和所述漏极区之间选择性地施加交替的偏置方向，以提供所述电荷俘获晶体管的擦除操作或编程操作。
2.根据权利要求1所述的半导体存储器，其中，所述电荷俘获晶体管还包括衬底，其中，所述源极区是双极结型晶体管(BJT)的发射极，所述漏极区是所述双极结型晶体管的集电极，并且所述衬底是所述双极结型晶体管的基极。
3.根据权利要求2所述的半导体存储器，其中，所述衬底包括p掺杂的衬底和体p衬底，所述p掺杂的衬底与所述体p衬底隔离开以用于其他器件。
4.根据权利要求2所述的半导体存储器，其中，所述源极区和所述漏极区是n掺杂的，并且所述衬底是p掺杂的，以形成npn结型晶体管。
5.根据权利要求2所述的半导体存储器，其中，所述自加热电路选择性地向所述栅极结构施加电压，以辅助所述电荷俘获晶体管的所述编程操作。
6.根据权利要求2所述的半导体存储器，其中，所述源极区和所述漏极区是p掺杂的，并且所述衬底是n掺杂的，以形成pnp结型晶体管。
7.根据权利要求2所述的半导体存储器，还包括与所述衬底相连的衬底SUB线、与所述栅极结构相连的字线(WL)、与所述源极区相连的位线(BL)以及与所述漏极区相连的编程线(PL)，其中，所述自加热电路包括多个晶体管，所述多个晶体管向所述SUB线、所述WL、所述BL和所述PL选择性地施加电压。
8.根据权利要求1所述的半导体存储器，其中，在所述擦除操作中，所述自加热电路使所述漏极区在第一电压和第二电压之间交替。
9.根据权利要求8所述的半导体存储器，其中，所述第一电压高，所述第二电压低。
10.根据权利要求1所述的半导体存储器，其中，所述栅极结构下方的沟道区通过从所述漏极区流向所述源极区或者从所述源极区流向所述漏极区的npn电流而被自加热。
11.根据权利要求10所述的半导体存储器，其中，在所述擦除操作期间，所述源极区是所述电荷俘获晶体管的发射极节点，所述漏极区是所述电荷俘获晶体管的集电极节点，所述电荷俘获晶体管释放所述电荷俘获晶体管的栅极电介质中的电子。
12.一种半导体存储器，包括：
电荷俘获晶体管，其包括漏极区和多个源极区以及多个掺杂阱；以及
自加热电路，其被配置为在第一方向和相反的第二方向上选择性地向所述源极区和所述漏极区施加偏置，以辅助所述电荷俘获晶体管的擦除操作或编程操作。
13.根据权利要求12所述的半导体存储器，其中，在所述擦除操作中，所述自加热电路被配置为将所述漏极区反转为低电压。
14.根据权利要求12所述的半导体存储器，其中，在所述擦除操作中，所述自加热电路被配置为将所述源极区反转为高电压。
15.根据权利要求12所述的半导体存储器，其中，所述自加热电路被配置为通过将所述源极升高到高电压且同时将所述漏极保持在低电压来将所述电荷俘获晶体管置于关断模式。
16.根据权利要求12所述的半导体存储器，其中，所述自加热电路被配置为通过使所述偏置的方向反转来使电荷分布偏向所述源极区。
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