[发明专利]用于锁存器复位逻辑的设备、系统及方法

说明书

本发明涉及用于锁存器复位逻辑的设备、系统及方法。存储体可具有耦合在本地数据总线与所述存储体之间的局部锁存器。所述局部锁存器中的一些可为耦合到第一存储体及第二存储体的共享局部锁存器。所述共享锁存器可响应于第一时钟信号及第二时钟信号来锁存数据，并且可响应于组合复位信号来复位。复位逻辑电路可接收所述时钟信号及第一复位信号及第二复位信号。所述复位逻辑电路可基于所述第一时钟信号及所述第二时钟信号及所述复位信号来提供所述组合复位信号。所述时钟信号可为列有效命令，且所述复位信号为用作所述第一存储器存储体或所述第二存储器存储体上的存取操作的部分的行有效命令的波形(例如，下降沿)。

技术领域

本发明大体上涉及半导体装置，且特定来说，涉及用于锁存器复位逻辑的设备、系统及方法。

背景技术

本发明大体上涉及半导体装置，例如半导体存储器装置。半导体存储器装置可包含用以存储信息的数个存储器单元。所存储信息可被编码为二进制数据，并且每一存储器单元可存储所述信息的单个位。存储器阵列可经组织成数个存储体。在存储器操作期间，一或多个存储体可被激活，且信息可例如从被激活的存储体的存储器单元读取或写入到被激活的存储体的存储器单元。为节省空间、电力等，存储器的某些组件可由多个存储体共享。

发明内容

一方面，本发明提供一种设备，其包括：第一存储器存储体；第二存储器存储体；局部锁存器电路，其经配置以响应于在有效电平下的第一时钟信号或第二时钟信号来保持与所述第一存储器存储体或所述第二存储器存储体相关联的存储数据，并且经配置以响应于在有效电平下的组合复位信号来复位所述存储数据；及复位逻辑电路，其经配置以接收与所述第一存储器存储体相关联的第一复位信号、与所述第二存储器存储体相关联的第二复位信号且基于所述第一复位信号及所述第二复位信号提供所述组合复位信号，其中所述复位信号从有效电平改变为无效电平与所述第一时钟信号或所述第二时钟信号从无效电平改变为有效电平重合。

另一方面，本发明进一步提供一种设备，其包括：第一存储器存储体，其经配置以响应于第一行有效命令而处于第一行有效状态，并且响应于第一列有效命令而处于第一列有效状态；第二存储器存储体，其经配置以响应于第二行有效命令而处于第二行有效状态，并且响应于第二列有效命令而处于第二列有效状态；复位逻辑电路，其经配置以基于所述第一行有效命令、所述第一列有效命令、所述第二行有效命令及所述第二列有效命令中的每一者提供组合复位信号；及局部锁存器电路，其经配置以锁存所述第一存储器存储体的第一数据及所述第二存储器存储体的第二数据中的每一者并且响应于所述复位信号而被复位。

另一方面，本发明进一步提供一种设备，其包括：多个局部锁存器，其中所述多个局部锁存器包含耦合到第一存储器存储体及第二存储器存储体的共享锁存器，且其中所述共享锁存器经配置以响应于在有效电平下的第一时钟信号或第二时钟信号来锁存数据，并且经配置以基于在有效电平下的组合复位信号来复位；及复位逻辑，其经配置以响应于所述第一时钟信号而存储与所述第一存储器存储体相关联的第一行有效信号，且响应于所述第二时钟信号而存储与所述第二存储器存储体相关联的第二行有效信号，其中所述复位逻辑经配置以在所述第一行有效信号或所述第二行有效信号中另一者不存储在有效电平下时响应于所述第一行有效信号或所述第二行有效信号的下降沿而提供在有效电平下的所述组合复位信号。

附图说明

图1是根据本发明的实施例的半导体装置的框图。

图2是根据本发明的一些实施例的包含共享局部锁存器的存储器的框图。

图3是根据本发明的一些实施例的具有共享局部锁存器的存储器的框图。

图4是根据本发明的一些实施例的具有共享写入锁存器及共享读取锁存器的存储器的框图。

图5是根据本发明的一些实施例的具有共享锁存器及非共享锁存器的存储器的框图。

图6是根据本发明的一些实施例的复位逻辑及局部锁存器的示意图。