[发明专利]一种数字通讯总线电平检测电路

权利要求书

1.一种数字通讯总线电平检测电路，其特征在于，其包括：

外部端口(1)，其与外部端口电源(VDDIO)相连；

内部串行时钟引脚(2)，其与外部串行时钟线(SCL)相连，以接收外部串行时钟信号(SCL)；

内部串行数据引脚(3)，其与外部串行数据线(SDA)相连，以接收外部串行数据信号(SDA)；

第一上拉电阻(R1)，其连接于所述内部串行时钟引脚(2)和外部端口(1)之间；

第二上拉电阻(R2)，其连接于所述内部串行数据引脚(3)和外部端口(1)之间；

电平检测器，其用于检测所述内部串行时钟引脚(2)或所述内部串行数据引脚(3)的高电平，并将检测到的该高电平作为参考高电平(VDT)，所述参考高电平(VDT)通过所述电平检测器的第一输出端输出；

波形整形电路，其第一输入端接收所述外部串行时钟信号(SCL)，其第二输入端接收所述外部串行数据信号(SDA)，其第三输入端接收所述参考高电平(VDT)，所述波形整形电路以所述参考高电平(VDT)作为逻辑高电平，对所述外部串行数据信号(SDA)进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行数据信号(SDAP)，对所述外部串行时钟信号(SCL)进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行时钟信号(SCLP)。

2.根据权利要求1所述的数字通讯总线电平检测电路，其特征在于，其还包括电平转换电路，

所述电平转换电路的第一输入端与所述整形后的外部串行时钟信号(SCLP)相连，其第二输入端与所述整形后的外部串行数据信号(SDAP)相连，其电源端与内部通信电路的电源(VDD)相连，所述电平转换电路以所述内部通信电路的电源(VDD)作为逻辑高电平，对所述整形后的外部串行数据信号(SDAP)进行电平转换以得到内部串行数据信号(SDAin)，对所述整形后的外部串行时钟信号(SCLP)进行电平转换以得到内部串行时钟信号(SCLin)，

其中，所述内部串行数据信号(SDAin)与所述内部通讯电路中的内部串行数据线相连，所述内部串行时钟信号(SCLin)与所述内部通讯电路中的内部串行时钟线相连。

3.根据权利要求1所述的数字通讯总线电平检测电路，其特征在于，

所述波形整形电路包括第一施密特触发器和第二施密特触发器，

所述第一施密特触发器与所述外部串行时钟信号(SCL)相连，其电源端与参考高电平(VDT)相连，所述第一施密特触发器以参考高电平(VDT)作为逻辑高电平，对所述外部串行时钟信号(SCL)进行整形以得到理想的矩形脉冲，该理想的矩形脉冲即为整形后的外部串行时钟信号(SCLP)，所述整形后的外部串行时钟信号(SCLP)由所述第一施密特触发器的输出端输出；

所述第二施密特触发器的输入端与所述外部串行数据信号(SDA)，其电源端与参考高电平(VDT)相连，所述第二施密特触发器以参考高电平(VDT)作为逻辑高电平，对所述外部串行数据信号(SDA)进行整形以得到理想的矩形脉冲，该理想的矩形脉冲即为整形后的外部串行数据信号(SDAP)，所述整形后的外部串行数据信号(SDAP)由所述第二施密特触发器的输出端输出。

4.根据权利要求2所述的数字通讯总线电平检测电路，其特征在于，

所述电平转换电路包括第一电平转换器和第二电平转换器，

所述第一电平转换器的输入端与所述整形后的外部串行时钟信号(SCLP)相连，其电源端与内部通信电路的电源(VDD)相连，所述第一电平转换器以内部通信电路的电源(VDD)作为逻辑高电平，对所述整形后的外部串行时钟信号(SCLP)进行电平转换以得到内部串行时钟信号(SCLin)；

所述第二电平转换器的输入端与所述收整形后的外部串行数据信号(SDAP)相连，其电源端与所述内部通信电路的电源(VDD)相连，所述第二电平转换器以所述内部通信电路的电源(VDD)作为逻辑高电平，对所述整形后的外部串行数据信号(SDAP)进行电平转换以得到内部串行数据信号(SDAin)。

5.根据权利要求1所述的数字通讯总线电平检测电路，其特征在于，

所述外部端口(1)为数字通讯总线的任意外部端口。