[发明专利]一种数字通讯总线电平检测电路

说明书

本发明提供一种数字通讯总线电平检测电路，其包括：外部端口；内部串行时钟引脚；内部串行数据引脚；第一上拉电阻，其连接于内部串行时钟引脚和外部端口之间；第二上拉电阻，其连接于内部串行数据引脚和外部端口之间；电平检测器，其用于检测内部串行时钟引脚或内部串行数据引脚的高电平，并将检测到的该高电平作为参考高电平；波形整形电路，其以参考高电平作为逻辑高电平，对外部串行数据信号进行整形以得到外部串行数据信号，对外部串行时钟信号进行整形以得到外部串行时钟信号。与现有技术相比，本发明可以在内外部间形成正确的通讯交流，其既不需要额外的接口电源管脚，又节省了芯片面积。

【技术领域】

本发明涉及数字通讯总线技术领域，尤其涉及一种数字通讯总线电平检测电路。

【背景技术】

当前数字通讯总线SDA(串行数据线)SCL(串行时钟线)，其开漏或者开集结构，客户端需上拉电阻(R1/R2)再连接外接接口电平VDDIO，由于内部芯片电路受到半导体工艺、温度和芯片电源电压VDD的影响限制，其需要知道外部VDDIO的电平梯度，否则会出现逻辑电平混乱,以致通讯失败或者错误。现有的做法是在内部芯片中直接增加一个专用管脚作为内外部通讯电源的接口，来指明SDA和SCL的逻辑电平,既增加了芯片版图面积，又增加了封装尺寸和管脚数量，成本很高。

因此，有必要提出一种新的技术方案来解决上述问题。

【发明内容】

本发明的目的之一在于提供一种数字通讯总线电平检测电路，其在内外部间形成正确的通讯交流，既不需要额外的接口电源管脚，又节省了芯片面积。

根据本发明的一个方面，本发明提供一种数字通讯总线电平检测电路，其包括：外部端口1，其与外部端口电源VDDIO相连；内部串行时钟引脚2，其与外部串行时钟线SCL相连，以接收外部串行时钟信号SCL；内部串行数据引脚3，其与外部串行数据线SDA相连，以接收外部串行数据信号SDA；第一上拉电阻R1，其连接于所述内部串行时钟引脚2和外部端口1之间；第二上拉电阻R2，其连接于所述内部串行数据引脚3和外部端口1之间；电平检测器，其用于检测所述内部串行时钟引脚2或所述内部串行数据引脚3的高电平，并将检测到的该高电平作为参考高电平VDT，所述参考高电平VDT通过所述电平检测器的第一输出端输出；波形整形电路，其第一输入端接收所述外部串行时钟信号SCL，其第二输入端接收所述外部串行数据信号SDA，其第三输入端接收所述参考高电平VDT，所述波形整形电路以所述参考高电平VDT作为逻辑高电平，对所述外部串行数据信号SDA进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行数据信号SDAP，对所述外部串行时钟信号SCL进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行时钟信号SCLP。

进一步的，所述的数字通讯总线电平检测电路还包括电平转换电路，所述电平转换电路的第一输入端与所述整形后的外部串行时钟信号SCLP相连，其第二输入端与所述整形后的外部串行数据信号SDAP相连，其电源端与内部通信电路140的电源VDD相连，所述电平转换电路以所述内部通信电路140的电源VDD作为逻辑高电平，对所述整形后的外部串行数据信号SDAP进行电平转换以得到内部串行数据信号SDAin，对所述整形后的外部串行时钟信号SCLP进行电平转换以得到内部串行时钟信号SCLin，其中，所述内部串行数据信号SDAin与所述内部通讯电路中的内部串行数据线相连，所述内部串行时钟信号SCLin与所述内部通讯电路中的内部串行时钟线相连。