[发明专利]3D存储器件及其量测方法、薄膜量测装置

说明书

本发明公开了一种3D存储器件及其量测方法、薄膜量测装置。根据本发明实施例的3D存储器件包括衬底；叠层结构，位于所述衬底上方，用于形成存储阵列；沟道孔，设置在所述叠层结构上；以及阻挡层，设置在所述沟道孔中，用于阻挡波长在第一范围内的信号其中，所述叠层结构包括第一叠层结构，位于所述衬底上方，用于形成存储阵列；第二叠层结构，位于所述第一叠层结构上方，用于形成存储阵列；所述沟道孔包括：第一沟道孔，设置在所述第一叠层结构中，其中，所述阻挡层设置在所述第一沟道孔中。根据本发明实施例的3D存储器件及其量测方法、薄膜量测装置，能够准确量测3D存储器件的薄膜厚度。

技术领域

本发明涉及半导体器件技术领域，特别涉及一种3D存储器件及其量测方法、薄膜量测装置。

背景技术

随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

为提高3D存储器件(3D NAND存储器件)的位密度，堆叠层数越来越高(如dualdeck)，薄膜厚度相应地成倍增加。与此同时，沟道孔(channel hole)也从单次刻蚀改为两次刻蚀。而膜厚对于器件的结构以及电学性能有重要影响，因此需要在生产过程中进行严格的在线监测。但越来越厚的薄膜对当前的膜厚量测方法带来了很大挑战。在现有技术中，不仅前程工艺变化或者波动会给后续的薄膜量测造成干扰，而且无法区分出是前程还是当站带来的变化，有可能使得计算结果与实际工艺结果出现不合理的偏差。

因此，希望能有一种新的3D存储器件及其量测方法、薄膜量测装置，能够克服上述问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其量测方法、薄膜量测装置，从而准确量测3D存储器件的薄膜厚度。

根据本发明的一方面，提供一种3D存储器件，包括衬底；叠层结构，位于所述衬底上方，用于形成存储阵列；沟道孔，设置在所述叠层结构上；以及阻挡层，设置在所述沟道孔中，用于阻挡波长在第一范围内的信号，所述叠层结构包括：第一叠层结构，位于所述衬底上方，用于形成存储阵列；第二叠层结构，位于所述第一叠层结构上方，用于形成存储阵列；所述沟道孔包括：第一沟道孔，设置在所述第一叠层结构中，其中，所述阻挡层设置在所述第一沟道孔中。

优选地，所述阻挡层贯穿所述叠层结构的至少一部分。

优选地，所述阻挡层为前序工艺保留下来的牺牲层。

根据本发明的另一方面，提供一种3D存储器件的量测方法，包括形成衬底；在所述衬底上方形成叠层结构；在所述叠层结构中形成沟道孔；在所述沟道孔中形成阻挡层，所述阻挡层用于阻挡波长在第一范围内的信号；向所述叠层结构发射所述波长在第一范围内的信号；以及根据未被所述阻挡层阻挡的所述波长在第一范围内的信号，得到通过所述波长在第一范围内的信号的所述叠层结构的厚度，在所述叠层结构中形成沟道孔包括：在所述衬底上方形成第一叠层结构；在所述第一叠层结构中形成第一沟道孔；在所述第一沟道孔中形成所述阻挡层；以及在所述第一叠层结构上形成第二叠层结构；所述根据未被所述阻挡层阻挡的所述波长在第一范围内的信号，得到通过所述波长在第一范围内的信号的所述叠层结构的厚度包括：根据未被所述阻挡层阻挡的所述波长在第一范围内的信号，得到所述第二叠层结构的厚度。

优选地，所述在所述第一沟道孔中形成所述阻挡层包括：

在所述第一沟道孔中填充牺牲层，

其中，所述牺牲层的至少一部分用于形成阻挡层。

优选地，所述量测方法包括：

在所述衬底上堆叠形成第一叠层结构；

打开第一沟道掩膜，在所述第一叠层结构上刻蚀形成第一沟道孔；