[发明专利]一种串行通信系统

说明书

本申请公开了一种串行通信系统，该串行通信系统包括主设备和从设备；主设备和从设备均采用CPU+FPGA结构，其中，FPGA通过模拟RAM接口方式与对应的CPU连接而实现设备内通信；主设备的FPGA与从设备的FPGA，通过模拟SPI串行接口方式互相连接而实现设备间主从通信。本申请由CPU采用总线访问RAM方式进行操作控制，并基于主从设备的FPGA实现了共享双口RAM的效果，接线简单且适合远距离通信，不仅通信速度快、效率高、协议简单，而且有效降低了CPU占用率，提高了通信实时性、带宽利用率和抗干扰能力强。

技术领域

本申请涉及数据通信技术领域，特别涉及一种串行通信系统。

背景技术

设备之间协同工作时需要进行通信。例如，在主控制器与执行单元之间，控制命令需要实时传达至执行单元，而状态信息需要快速反馈至主控制器。设备间的相互通信通常采用总线方式实现，比如232、485、CAN、Ethernet等等，其接口一般都是利用设备中CPU自带的硬件资源。因此，CPU需要花费大量的运行时间去管理，整个通信协议的实现过程较为复杂，进而导致通信数据的实时性、总线带宽利用率都难于控制。

鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。

发明内容

本申请的目的在于提供一种串行通信系统，以便有效提高数据通信的实时性和带宽利用率。

为解决上述技术问题，本申请公开了一种串行通信系统，包括主设备和从设备：

所述主设备和所述从设备均采用CPU+FPGA结构，其中，FPGA通过模拟RAM接口方式与对应的CPU连接而实现设备内通信；所述主设备的FPGA与所述从设备的FPGA，通过模拟SPI串行接口方式互相连接而实现设备间主从通信。

可选地，所述主设备发送至所述从设备的通信数据帧中包括帧类型定义字，所述帧类型定义字用于指定当前所述通信数据帧的信息类型；

其中，不同的信息类型对应不同的缓存区，以便所述从设备在响应所述主设备时，针对与所述帧类型定义字对应的缓存区进行数据读写。

可选地，不同的信息类型对应不同的优先级，以便所述主设备在向所述从设备发送通信数据帧时，具体将当前优先级最高的待发送的通信数据帧发送至所述从设备。

可选地，所述信息类型包括以下至少一种：

实时控制帧、周期性控制信息刷新帧、指定地址信息读取帧、参数读写帧、快速状态信息回读帧、慢速状态信息回读帧、从机请求回应帧、其他约定信息回读帧。

可选地，所述主设备的FPGA在向所述从设备发送通信数据帧时具体用于：

根据预设的发送周期定时发送对应的通信数据帧；以及，在所述主设备的CPU向FPGA的RAM特定地址中写入发送请求标志后，发送CPU所指定的通信数据帧。

可选地，所述主设备与所述从设备间的SPI串行接口通过光纤连接。

可选地，在所述主设备和所述从设备中，CPU与FPGA间的数据连接线包括地址线、数据线、控制线；所述主设备的FPGA与所述从设备的FPGA间的数据连接线包括时钟信号线、主设备发送线、从设备发送线。

可选地，所述主设备与所述从设备在进行SPI串行通信时，具体在时钟信号的上升沿读数、在所述时钟信号的下降沿写数。

可选地，所述主设备与所述从设备间的通信数据帧中均包括起始位和结束位；

所述起始位为所述时钟信号中连续出现的2个低电平和1个高电平；所述结束位为所述时钟信号中连续出现的2个高电平为1个低电平。

可选地，所述主设备发送至所述从设备的通信数据帧的帧格式为：