[发明专利]具静电放电防护功能的半导体装置及静电放电的测试方法

说明书

本发明公开了一种具有静电放电防护功能的半导体装置及其静电放电的测试方法，该静电放电防护的半导体装置包含集成电路、密封环以及导电层。其中，集成电路设置在元件基底上，并具有第一区域以及一第二区域，而密封环则设置在元件基底上，环绕集成电路。导电层至少覆盖第一区域，并且电连接密封环。

本申请是申请日为2018年03月01日、申请号为201810171235.5、发明创造名称为“具静电放电防护功能的半导体装置及静电放电的测试方法”的中国发明申请的分案申请。

技术领域

本发明涉及一种半导体装置及其测试方法，特别是涉及一种具有静电放电(electrostatic discharge,ESD)防护功能的半导体装置及其静电放电的测试方法。

背景技术

在现代的信息社会中，由集成电路(integrated circuit,IC)所构成的微处理器系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。

一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，是由生产一晶片(wafer)开始：首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线。之后，再对晶片上的各个区域进行切割而成各个管芯，并利用各种的封装技术，将管芯封装成芯片(chip)，而形成一完整的封装体。其中，为了使微型化的元件能满足高度集成及高速运作的效果，现有技术利用微型化的布线通孔与层间介电层于晶片的各区域上形成多层互联的配线结构，以分别电连接晶体管的金属栅极以及源极/漏极，作为和对外电子信号的输入/输出端。

但是上述的制作工艺却使得集成电路产品更容易遭受静电放电的损害，因此芯片中必需加入静电放电的防护电路设计来保护集成元件电路。

发明内容

本发明的一目的在于提供一种具有静电放电防护功能的半导体装置，其额外设置有一密封环(seal ring)，以辅助传导静电放电电流(ESD current)，由此，可达到静电放电防护的效果。

本发明的一目的在于提供一种静电放电的测试方法，其是通过设置的一密封环辅助传导静电放电电流，由此达到静电放电防护的效果。

为达上述目的，本发明的一实施例提供一种静电放电防护的半导体装置，其包括一集成电路、一密封环以及一导电层。该集成电路是设置在一元件基底上，并具有一第一区域以及一第二区域。该密封环则是设置在该元件基底上，以环绕该集成电路。该导电层至少覆盖该第一区域，并且电连接该密封环。

为达上述目的，本发明的一实施例提供一种静电放电防护的测试方法，其包括以下步骤。首先，提供一集成电路，该集成电路设置在一元件基底上的，并具有被一密封环环绕的一第一区域以及一第二区域。然后，在该集成电路上形成一导电层，至少覆盖该第一区域，该导电层电连接该密封环。接着，提供一静电放电电流至该密封环以进行静电放电防护测试。

整体来说，本发明提供的半导体装置，是额外设置可环绕整个集成电路的一密封环，并且使该密封环可直接或间接电连接至覆盖该集成电路的一导电层上。该导电层可选择性地覆盖该集成电路的所有区域，或是仅覆盖其重要区域，由此，在进行该半导体装置的静电放电防护的测试，即可直接将一静电放电电流提供至该导电层或者是该密封环上，而将其导入一低电位源，例如是接地，以避免该静电放电电流破坏该集成电路内的电路。

附图说明

图1为本发明第一实施例中一种具有静电放电防护功能的半导体装置的上视示意图；

图2为本发明第二实施例中一种具有静电放电防护功能的半导体装置的上视示意图；

图3为图2中沿剖面线A-A’的侧剖示意图；