[发明专利]一种半导体外延结构及其制作方法、LED芯片

权利要求书

1.一种半导体外延结构，其特征在于，包括：

衬底；

在所述衬底表面依次堆叠的第一型半导体层、有源区、第二型半导体层；

所述有源区包括交替堆叠的势垒层和势阱层，且至少在一势垒层靠近所述第一型半导体层的一侧表面依次设有降温层和深阱层，至少在一势垒层靠近所述第二型半导体层的一侧表面依次设有浅阱层和升温层；其中，所述降温层、升温层用于所述势垒层与势阱层之间的生长温度过渡；所述深阱层、浅阱层用于对所述势垒层的电子限制。

2.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层在生长过程中，其生长温度从所述降温层的生长温度降低到低于所述势阱层的生长温度；所述浅阱层在生长过程中，其生长温度从所述势阱层的生长温度升高到所述升温层的生长温度。

3.根据权利要求1所述的半导体外延结构，其特征在于，所述升温层的生长温度低于所述势垒层的生长温度。

4.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层与所述浅阱层分别包括In组分渐变的Al_xGa_yIn_zN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1。

5.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层与所述浅阱层包括禁带宽度渐变的材料层，且所述浅阱层的禁带宽度始终大于所述势阱层的禁带宽度，所述深阱层的局部禁带宽度小于所述势阱层的禁带宽度。

6.根据权利要求1所述的半导体外延结构，其特征在于，所述升温层与降温层分别包括非掺的材料层，所述深阱层与所述浅阱层分别包括P型掺杂的材料层，且掺杂浓度不高于5*10¹⁷cm^-3。

7.根据权利要求1所述的半导体外延结构，其特征在于，所述升温层与降温层分别包括Al_aGa_bN材料层，其中，0≤a≤1，0≤b≤1。

8.根据权利要求1所述的半导体外延结构，其特征在于，所述势阱层的厚度为所述深阱层或浅阱层的厚度的3倍及以上。

9.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层与浅阱层的厚度均为0～10nm。

10.根据权利要求1所述的半导体外延结构，其特征在于，所述势垒层的厚度为所述升温层或降温层的厚度的4倍及以上。

11.根据权利要求1所述的半导体外延结构，其特征在于，所述升温层与降温层的厚度均为0～20nm。

12.一种半导体外延结构的制作方法，其特征在于，所述制作方法包括如下步骤：

步骤S01、提供一衬底；

步骤S02、在所述衬底表面依次生长第一型半导体层、有源区、第二型半导体层；

所述有源区包括交替堆叠的势垒层和势阱层，且至少在一势垒层靠近所述第一型半导体层的一侧表面依次设有降温层和深阱层，至少在一势垒层靠近所述第二型半导体层的一侧表面依次设有浅阱层和升温层；其中，所述降温层、升温层用于所述势垒层与势阱层之间的生长温度过渡；所述深阱层、浅阱层用于对所述势垒层的电子限制；

进一步地，所述深阱层与所述浅阱层分别包括In组分渐变的Al_xGa_yIn_zN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；；

所述升温层与降温层分别包括Al_aGa_bN材料层，其中，0≤a≤1，0≤b≤1。