[发明专利]集成电路结构及其形成方法

权利要求书

1.一种集成电路(IC)结构，包括：

第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；

第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层具有多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且具有在垂直于所述第一方向的第二方向上测量的第一线宽度，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及

第二金属化层，位于所述第一金属化层上方，所述第二金属化层具有多个第二金属线，所述多个第二金属线沿所述第二方向横向延伸并且具有在所述第一方向上测量的第二线宽度，其中，所述第二金属线的所述第二线宽度小于所述第一金属线的所述第一线宽度，所述多个第二金属线中的一个或多个是电连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。

2.根据权利要求1所述的集成电路结构，还包括：

第三金属化层，位于所述第一金属化层下方，所述第三金属化层具有多个第三金属线，所述多个第三金属线沿所述第二方向延伸并且具有在所述第一方向上测量的第三线宽度，其中，所述第三金属线的第三线宽度小于所述第一金属线的第一线宽度。

3.根据权利要求2所述的集成电路结构，其中，所述第三金属线的第三线宽度大于所述第二金属线的第二线宽度。

4.根据权利要求2所述的集成电路结构，还包括：

第四金属化层，位于所述第二金属化层上方，所述第四金属化层包括多个第四金属线，所述多个第四金属线沿所述第一方向延伸并且具有在所述第二方向上测量的第四线宽度，其中，所述第四金属线的第四线宽度小于所述第一金属线的第一线宽度。

5.根据权利要求4所述的集成电路结构，其中，所述第四金属线的第四线宽度大于所述第二金属线的第二线宽度。

6.根据权利要求4所述的集成电路结构，其中，所述第四金属线的第四线宽度与所述第三金属线的第三线宽度相同。

7.根据权利要求2所述的集成电路结构，还包括：

第四金属化层，位于所述第三金属化层下方，所述第四金属化层包括多个第四金属线，所述多个第四金属线沿所述第一方向延伸并且具有在所述第二方向上测量的第四线宽度，其中，所述第四金属线的第四线宽度小于所述第三金属线的第三线宽度。

8.根据权利要求7所述的集成电路结构，其中，所述第四金属线的第四线宽度与所述第二金属线的第二线宽度相同。

9.一种集成电路(IC)结构，包括：

第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；

第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层包括多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且以第一线至线间隔布置，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及

第二金属化层，位于所述第一金属化层上方，所述第二金属化层包括多个第二金属线，沿垂直于所述第一方向的第二方向横向延伸并且以第二线至线间隔布置，其中，所述第一线至线间隔大于所述第二线至线间隔，所述多个第二金属线中的一个或多个是连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。

10.一种形成集成电路结构的方法，包括：

在存储介质中存储多个模型的分组金属化层；

在布局中，在半导体器件上方放置所述多个模型的分组金属化层中的第一个；

在布局中，在所述多个模型的分组金属化层中的所述第一个上方放置所述多个模型的分组金属化层中的第二个，其中，所述多个模型的分组金属化层中的所述第二个的最底部金属化层具有比所述多个模型的分组金属化层中的所述第一个的最顶部金属化层更小的金属线宽度；

至少部分地在所述多个模型的分组金属化层中的所述第一个的最顶部金属化层上布线第一网；

至少部分地在所述多个模型的分组金属化层中的所述第二个的最底部金属化层上布线第二网，其中，所述第二网具有比所述第一网的总长度短的总长度；以及

基于所述布局制造集成电路。