[发明专利]集成电路结构及其形成方法

说明书

IC结构包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，位于衬底上；以及第一金属化层和第二金属化层，位于晶体管上方。第一金属化层具有多个第一金属线，多个第一金属线沿第一方向横向延伸并且具有在第二方向上测量的第一线宽度。第一金属线中的一个或多个是电连接第一晶体管和第二晶体管的第一网的一部分。第二金属化层具有多个第二金属线，多个第二金属线沿第二方向横向延伸并且具有在第一方向上测量并且小于第一线宽度的第二线宽度。第二金属线中的一个或多个是电连接第三晶体管和第四晶体管的第二网的一部分，并且第二网的总长度小于第一网的总长度。本申请的实施例还涉及形成IC结构的方法。

技术领域

本申请的实施例涉及集成电路结构及其形成方法。

背景技术

由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。在大多数情况下，集成密度的提高来自最小部件尺寸的重复减小，这允许更多的组件可以集成至给定区域中。

发明内容

本申请的一些实施例提供了一种集成电路(IC)结构，包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层具有多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且具有在垂直于所述第一方向的第二方向上测量的第一线宽度，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及第二金属化层，位于所述第一金属化层上方，所述第二金属化层具有多个第二金属线，所述多个第二金属线沿所述第二方向横向延伸并且具有在所述第一方向上测量的第二线宽度，其中，所述第二金属线的所述第二线宽度小于所述第一金属线的所述第一线宽度，所述多个第二金属线中的一个或多个是电连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。

本申请的另一些实施例提供了一种集成电路(IC)结构，包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层包括多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且以第一线至线间隔布置，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及第二金属化层，位于所述第一金属化层上方，所述第二金属化层包括多个第二金属线，沿垂直于所述第一方向的第二方向横向延伸并且以第二线至线间隔布置，其中，所述第一线至线间隔大于所述第二线至线间隔，所述多个第二金属线中的一个或多个是连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。

本申请的又一些实施例提供了一种形成集成电路结构的方法，包括：在存储介质中存储多个模型的分组金属化层；在布局中，在半导体器件上方放置所述多个模型的分组金属化层中的第一个；在布局中，在所述多个模型的分组金属化层中的所述第一个上方放置所述多个模型的分组金属化层中的第二个，其中，所述多个模型的分组金属化层中的所述第二个的最底部金属化层具有比所述多个模型的分组金属化层中的所述第一个的最顶部金属化层更小的金属线宽度；至少部分地在所述多个模型的分组金属化层中的所述第一个的最顶部金属化层上布线第一网；至少部分地在所述多个模型的分组金属化层中的所述第二个的最底部金属化层上布线第二网，其中，所述第二网具有比所述第一网的总长度短的总长度；以及基于所述布局制造集成电路。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的用于制造IC的示例性制造流程的流程图。

图2是根据一些实施例的自动布局布线(APR)功能的示意图。