[发明专利]半导体存储器装置以及制造该半导体存储器装置的方法

说明书

本文可以提供半导体存储器装置以及制造该半导体存储器装置的方法。半导体存储器装置包括：层叠体，该层叠体包括层间绝缘层和设置在层间绝缘层之间的选择线；芯绝缘层，该芯绝缘层穿透层叠体；半导体图案，该半导体图案沿着芯绝缘层的侧壁延伸并且包括设置在选择线和芯绝缘层之间的未掺杂区域；掺杂半导体图案，该掺杂半导体图案设置在半导体图案和层间绝缘层之间；以及栅极绝缘层，该栅极绝缘层设置在半导体图案和选择线之间。

技术领域

本公开的各种实施方式涉及半导体存储器装置以及制造该半导体存储器装置的方法，并且更具体地涉及三维(3D)半导体存储器装置以及制造该3D半导体存储器装置的方法。

背景技术

半导体存储器装置包括能够存储数据的存储器单元。三维(3D)半导体存储器装置包括以三维布置的存储器单元，因此减小了每单位基板面积的存储器单元所占据的面积。

为了提高3D半导体存储器装置的集成度，可以增加存储器单元的层叠数量。随着存储器单元的层叠数量增加，3D半导体存储器装置的操作可靠性可能会劣化。

发明内容

本公开的实施方式可以提供一种半导体存储器装置。半导体存储器装置可以包括：层叠体，该层叠体包括层间绝缘层和设置在层间绝缘层之间的选择线；芯绝缘层，该芯绝缘层穿透层叠体；半导体图案，该半导体图案沿着芯绝缘层的侧壁延伸并且包括设置在选择线和芯绝缘层之间的未掺杂区域；掺杂半导体图案，掺杂半导体图案设置在半导体图案和层间绝缘层之间；以及栅极绝缘层，该栅极绝缘层设置在半导体图案和选择线之间。

本公开的实施方式可以提供一种半导体存储器装置。半导体存储器装置可以包括：第一层叠体，该第一层叠体包括在层叠方向上交替地设置的第一层间绝缘层和第一导电图案；第一沟道结构，该第一沟道结构穿透第一层叠体；第二层叠体，该第二层叠体与第一层叠体交叠并且包括在层叠方向上层叠的第二层间绝缘层和设置在第二层间绝缘层之间的第二导电图案；第二沟道结构，该第二沟道结构穿透第二层叠体以与第一沟道结构接触；以及栅极绝缘层，该栅极绝缘层设置在第二沟道结构和第二导电图案之间。这里，第二沟道结构可以包括：半导体图案，该半导体图案包括被栅极绝缘层围绕的未掺杂区域并且穿透第二层叠体；以及多个掺杂半导体图案，其设置在半导体图案和第二层间绝缘层之间并且通过栅极绝缘层彼此分离。

本公开的实施方式可以提供一种制造半导体存储器装置的方法。该方法可以包括以下步骤：形成交替地层叠的层间绝缘层和牺牲层；形成穿过层间绝缘层和牺牲层的孔；在限定孔的表面上形成掺杂半导体层；在掺杂半导体层上形成未掺杂半导体层；通过去除牺牲层来使栅极区域敞开；通过穿过栅极区域对掺杂半导体层的一部分进行氧化来形成栅极绝缘层；以及形成围绕栅极绝缘层并且填充栅极区域的导电图案。

附图说明

图1是示出根据本公开的实施方式的半导体存储器装置的框图。

图2是示出根据本公开的实施方式的单元串的电路图。

图3是示意性地示出本公开的实施方式的半导体存储器装置的立体图。

图4A和图4B是示出根据本公开的实施方式的沟道结构的截面图。

图5A和图5B是示意性地示出根据本公开的实施方式的半导体存储器装置的立体图。

图6是示出根据本公开的实施方式的下层叠体的平面图。

图7A、图7B和图7C是示出根据本公开的实施方式的形成下层叠体的步骤的截面图。

图8是示出根据本公开的实施方式的上层叠体的平面图。

图9A、图9B、图9C、图9D和图9E是示出根据本公开的实施方式的形成上层叠体的步骤的截面图。

图10A、图10B、图10C、图10D、图10E和图10F是示出根据本公开的实施方式的形成上层叠体的步骤的放大截面图。