[发明专利]三维存储器及其控制方法

说明书

本发明涉及一种三维存储器的控制方法，三维存储器包括多个存储串和多条字线，每个存储串包括自上而下依次串联的多个存储单元，每条字线与每个存储串中相同位置的存储单元相连，控制方法包括：在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作；其中，对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，预充电操作清除至少一个虚设存储单元中的沟道残留电子。

技术领域

本发明涉及一种三维存储器的控制方法，该控制方法可以有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。

背景技术

随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。

随着市场对存储密度的要求不断提高，业界正在开发具有更多编程态的编程方法，以使每个物理存储单元(cell)可以代表更多位(bit)信息。但是，更多的编程态的实现，对单个存储单元的形成工艺以及多个存储单元之间的分布均匀性具有更高的要求。因此，如何增大存储单元的存储密度，改善三维存储器的性能，是当前亟待解决的技术问题。

发明内容

本发明所要解决的技术问题是提供一种三维存储器的控制方法，该控制方法可以有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。

本发明为解决上述技术问题而采用的技术方案是提供一种三维存储器的控制方法，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述控制方法包括：在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。

在本发明的一实施例中，对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。

在本发明的一实施例中，对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。

在本发明的一实施例中，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。

在本发明的一实施例中，所述第一预充电压的大小为2-3V，和/或所述第一预充电压的持续时间为5-10μs。

在本发明的一实施例中，所述第二预充电压的大小为5-6V，和/或所述第二预充电压的持续时间为10-20μs。

在本发明的一实施例中，所述第三预充电压的大小为1-3V，和/或所述第三预充电压的持续时间为10-20μs。

在本发明的一实施例中，所述第二预充电压的持续时间小于所述第三预充电压的持续时间。

在本发明的一实施例中，所述第一预充电压的持续时间为所述第三预充电压的持续时间的75％至80％。

在本发明的一实施例中，所述编程为反向编程。