[发明专利]算术电路

说明书

本申请公开了算术电路。算术电路包括算术驱动电路和检测电路。算术驱动电路被配置为基于第一算术目标值和第二算术目标值来产生算术结果值。检测电路被配置为通过接收作为反馈的算术结果值来检测是否出现高借位数字值。

相关申请的交叉引用

本申请要求于2020年6月10日提交的申请号为10-2020-0070478的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各个实施例总体上涉及算术电路，并且尤其涉及能够通过逻辑运算执行算术运算的算术电路。

背景技术

通常，算术电路被分为对两个输入值执行加法的加法器和对两个输入值执行减法的减法器。在这种情况下，减法器被分为半减法器和全减法器。半减法器能够对具有两个比特位的输入值执行减法。全减法器能够通过考虑发生在低比特位中的借位(borrow)来对具有两个比特位的输入值执行减法。

图1和图2是示出现有的全减法器的配置的视图。

图1的全减法器被配置有第一异或门XOR1和第二异或门XOR2、第一反相器INV1和第二反相器INV2、第一与门AND1和第二与门AND2以及或门OR。图2的全减法器被配置有第一异或门XOR1和第二异或门XOR2、反相器INV、第一与门至第三与门AND1、AND2和AND3以及或门OR。

图1和图2的全减法器中的每一个可以基于当前计算的密码来接收被减数值X、减数值Y和低比特位所需的借位数字值BI，并且可以基于当前计算的密码来输出被减数值X和减数值Y以及作为高比特位被递送的借位数字值BO的算术结果值D。

在这种情况下，图1的全减法器的运行速度比图2的全减法器运行速度高。图1的全减法器具有更高运行速度的原因在于：图1的全减法器的内部电路的数量小于图2的全减法器的内部电路的数量。

近来，期望半导体器件具有高的运行速度。算术电路是通常安装在半导体器件上的电路。因此，算术电路的运行速度与半导体器件的整体运行速度直接相关。

发明内容

各个实施例针对具有减少数量的内部电路的算术电路。

本公开的目的不限于上述目的，并且根据以下描述，本公开所属的领域的技术人员可以清楚地理解上面未描述的其他目的。

在一个实施例中，一种算术电路可以包括算术驱动电路，该算术驱动电路被配置为基于第一算术目标值和第二算术目标值以及低借位数字值(lower borrow digitvalue)来产生算术结果值。算术电路还可以包括检测电路，该检测电路被配置为基于反馈的算术结果值、第二算术目标值和算术驱动电路的中间结果值来检测是否出现高借位数字值(upper borrow digit value)。

在一个实施例中，一种算术电路可以包括算术驱动电路，该算术驱动电路被配置为基于第一算术目标值和第二算术目标值以及低借位数字值来产生算术结果值。算术电路还可以包括检测电路，该检测电路被配置为接收反相第二算术目标值和在算术驱动电路内产生的中间结果值，并且基于作为反馈而接收的并与算术结果值相对应的反相算术结果值来检测是否出现高错位数字值。

附图说明

图1和图2是示出现有的全减法器的配置的视图。

图3是示出根据实施例的算术电路的配置的框图。

图4是示出图3的算术电路的一些逻辑门的配置的视图。

图5是示出图4的算术电路的内部电路的配置的电路图。

图6是示出输入至图5的内部电路的值和从图5的内部电路输出的值的逻辑表。

图7是示出根据实施例的算术电路的配置的框图。